PUMA

Akademisches Publikationsmanagement
Publikationen sammeln, verwalten und teilen.

( en | de )

 

Disambiguierung von "Kaul, Himanshu"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A robust alternate repeater technique for high performance busses in the multi-core era.

, , , , und . ISCAS, Seite 372-375. IEEE, (2008)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Prof. Dr. Giselher Kaule University of Stuttgart

 

Weitere Publikationen von Autoren mit dem selben Namen

High-Performance On-Chip Interconnect Circuit Technologies for sub-65nm CMOS.. SoCC, Seite 324. IEEE, (2005)Power-aware global signaling strategies., , , , , und . ISCAS (1), Seite 604-607. IEEE, (2005)DVS for On-Chip Bus Designs Based on Timing Error Correction, , , , und . CoRR, (2007)Ultra-Lightweight 548-1080 Gate 166Gbps/W-12.6Tbps/W SIMON 32/64 Cipher Accelerators for IoT in 14nm Tri-gate CMOS., , , , , , , und . A-SSCC, Seite 1-4. IEEE, (2018)Active shielding of RLC global interconnects., , und . Timing Issues in the Specification and Synthesis of Digital Systems, Seite 98-104. ACM, (2002)A novel buffer circuit for energy efficient signaling in dual-VDD systems., und . ACM Great Lakes Symposium on VLSI, Seite 462-467. ACM, (2005)DVS for On-Chip Bus Designs Based on Timing Error Correction., , , , und . DATE, Seite 80-85. IEEE Computer Society, (2005)Spatial encoding circuit techniques for peak power reduction of on-chip high-performance buses., , , und . ISLPED, Seite 194-199. ACM, (2004)A 340 mV-to-0.9 V 20.2 Tb/s Source-Synchronous Hybrid Packet/Circuit-Switched 16 × 16 Network-on-Chip in 22 nm Tri-Gate CMOS., , , , , , , , , und . IEEE J. Solid State Circuits, 50 (1): 59-67 (2015)A 4-fJ/b Delay-Hardened Physically Unclonable Function Circuit With Selective Bit Destabilization in 14-nm Trigate CMOS., , , , , , , , , und . IEEE J. Solid State Circuits, 52 (4): 940-949 (2017)