PUMA

Akademisches Publikationsmanagement
Publikationen sammeln, verwalten und teilen.

( en | de )

 

Disambiguierung von "Irie, Naohiko"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
An inductive-coupling link for 3D integration of a 90nm CMOS processor and a 65nm CMOS SRAM.

, , , , , , , , , , , , und . ISSCC, Seite 480-481. IEEE, (2009)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Irie, Naohiko
Eine Person hinzufügen mit dem Namen Irie, Naohiko
 

Weitere Publikationen von Autoren mit dem selben Namen

3-D System Integration of Processor and Multi-Stacked SRAMs Using Inductive-Coupling Link., , , , , , , , , und 3 andere Autor(en). J. Solid-State Circuits, 45 (4): 856-862 (2010)Embedded SoC Resource Manager to Control Temperature and Data Bandwidth., , , , , , , , , und 3 andere Autor(en). ISSCC, Seite 296-604. IEEE, (2007)An inductive-coupling link for 3D integration of a 90nm CMOS processor and a 65nm CMOS SRAM., , , , , , , , , und 3 andere Autor(en). ISSCC, Seite 480-481. IEEE, (2009)Hierarchical power distribution and power management scheme for a single chip mobile processor., , , , , , , , , und 23 andere Autor(en). DAC, Seite 292-295. ACM, (2006)A Hardware Accelerator for JavaTM Platforms on a 130-nm Embedded Processor Core., , , , , , , und . IEICE Transactions, 90-C (2): 523-530 (2007)Analysis and Techniques for Mitigating Interference From Power/Signal Lines and to SRAM Circuits in CMOS Inductive-Coupling Link for Low-Power 3-D System Integration., , , , , , und . IEEE Trans. VLSI Syst., 19 (10): 1902-1907 (2011)Elastic shared resource scheduling SOC interconnect architecture for real-time system., , , , , , , , , und 1 andere Autor(en). CICC, Seite 787-790. IEEE, (2005)A 4320MIPS Four-Processor Core SMP/AMP with Individually Managed Clock Frequency for Low Power Consumption., , , , , , , , , und 4 andere Autor(en). ISSCC, Seite 100-590. IEEE, (2007)Multi-Core/Multi-IP Technology for Embedded Applications., und . IEICE Transactions, 92-C (10): 1232-1239 (2009)Modeling and Experimental Verification of Misalignment Tolerance in Inductive-Coupling Inter-Chip Link for Low-Power 3-D System Integration., , , , , , , und . IEEE Trans. VLSI Syst., 18 (8): 1238-1243 (2010)