Autor der Publikation

Kopieren Löschen Diese Publikation zur Ablage hinzufügen
Community-Eintrag
Versionsverlauf dieses Eintrags
URL
DOI
BibTeX
EndNote
APA
Chicago
DIN 1505
Harvard
MSOffice XML

22.1 A 25Gb/s burst-mode receiver for rapidly reconfigurable optical networks.

A. Rylyakov, J. Proesel, S. Rylov, B. Lee, J. Bulzacchelli, A. Ardey, B. Parker, M. Beakes, C. Baks, C. Schow, und M. Meghelli. ISSCC, Seite 1-3. IEEE, (2015)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Michael P. Voigt

P. Hommel

P. Abegglen

P. Krasteva

P. E. Bl\"ochl

Weitere Publikationen von Autoren mit dem selben Namen

A 23.5 GHz PLL With an Adaptively Biased VCO in 32 nm SOI-CMOS.J. Plouchart, M. Ferriss, A. Natarajan, A. Valdes-Garcia, B. Sadhu, A. Rylyakov, B. Parker, M. Beakes, A. Babakhani, S. Yaldiz und 5 andere Autor(en). IEEE Trans. on Circuits and Systems, 60-I (8): 2009-2017 (2013)An 8x 10-Gb/s Source-Synchronous I/O System Based on High-Density Silicon Carrier Interconnects.T. Dickson, Y. Liu, S. Rylov, B. Dang, C. Tsang, P. Andry, J. Bulzacchelli, H. Ainspan, X. Gu, L. Turlapati und 4 andere Autor(en). J. Solid-State Circuits, 47 (4): 884-896 (2012)Errata Erratum to "A 128-Gb/s 1.3-pJ/b PAM-4 Transmitter With Reconfigurable 3-Tap FFE in 14-nm CMOS".Z. Deniz, J. Proesel, J. Bulzacchelli, H. Ainspan, T. Dickson, M. Beakes, und M. Meghelli. J. Solid-State Circuits, 55 (4): 1124 (2020)A 23.5GHz PLL with an adaptively biased VCO in 32nm SOI-CMOS.J. Plouchart, M. Ferriss, A. Natarajan, A. Valdes-Garcia, B. Sadhu, A. Rylyakov, B. Parker, M. Beakes, A. Babakhani, S. Yaldiz und 5 andere Autor(en). CICC, Seite 1-4. IEEE, (2012)A 3.2GS/s 4.55b ENOB two-step subranging ADC in 45nm SOI CMOS.J. Plouchart, M. Sanduleanu, Z. Deniz, T. Beukema, S. Reynolds, B. Parker, M. Beakes, J. Tierno, und D. Friedman. CICC, Seite 1-4. IEEE, (2012)A 1.4 pJ/bit, Power-Scalable 16×12 Gb/s Source-Synchronous I/O With DFE Receiver in 32 nm SOI CMOS Technology.T. Dickson, Y. Liu, S. Rylov, A. Agrawal, S. Kim, P. Hsieh, J. Bulzacchelli, M. Ferriss, H. Ainspan, A. Rylyakov und 7 andere Autor(en). J. Solid-State Circuits, 50 (8): 1917-1931 (2015)A 1.8 pJ/bit 16×16Gb/s Source-Synchronous Parallel Interface in 32 nm SOI CMOS with Receiver Redundancy for Link Recalibration.T. Dickson, Y. Liu, A. Agrawal, J. Bulzacchelli, H. Ainspan, Z. Deniz, B. Parker, M. Beakes, M. Meghelli, und D. Friedman. J. Solid-State Circuits, 51 (8): 1744-1755 (2016)A 128-Gb/s 1.3-pJ/b PAM-4 Transmitter With Reconfigurable 3-Tap FFE in 14-nm CMOS.Z. Deniz, J. Proesel, J. Bulzacchelli, H. Ainspan, T. Dickson, M. Beakes, und M. Meghelli. J. Solid-State Circuits, 55 (1): 19-26 (2020)A 25 Gb/s Burst-Mode Receiver for Low Latency Photonic Switch Networks.A. Rylyakov, J. Proesel, S. Rylov, B. Lee, J. Bulzacchelli, A. Ardey, B. Parker, M. Beakes, C. Baks, C. Schow und 1 andere Autor(en). J. Solid-State Circuits, 50 (12): 3120-3132 (2015)A 78mW 11.1Gb/s 5-tap DFE receiver with digitally calibrated current-integrating summers in 65nm CMOS.J. Bulzacchelli, T. Dickson, Z. Deniz, H. Ainspan, B. Parker, M. Beakes, S. Rylov, und D. Friedman. ISSCC, Seite 368-369. IEEE, (2009)