PUMA

Akademisches Publikationsmanagement
Publikationen sammeln, verwalten und teilen.

( en | de )

 

Disambiguierung von "Fredeman, Gregory"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A 500 MHz Random Cycle, 1.5 ns Latency, SOI Embedded DRAM Macro Featuring a Three-Transistor Micro Sense Amplifier.

, , , , , , , , , , , , , , , , und . IEEE J. Solid State Circuits, 43 (1): 86-95 (2008)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Gregory-Jamie Tüzün University of Stuttgart

Gregory-Jamie Tüzün

 

Weitere Publikationen von Autoren mit dem selben Namen

A 1 MB Cache Subsystem Prototype With 1.8 ns Embedded DRAMs in 45 nm SOI CMOS., , , , , , , , , und 11 andere Autor(en). IEEE J. Solid State Circuits, 44 (4): 1216-1226 (2009)4.1 22nm Next-generation IBM System z microprocessor., , , , , , , , , und 21 andere Autor(en). ISSCC, Seite 1-3. IEEE, (2015)A 45 nm SOI Embedded DRAM Macro for the POWER™ Processor 32 MByte On-Chip L3 Cache., , , , , , , , , und 1 andere Autor(en). IEEE J. Solid State Circuits, 46 (1): 64-75 (2011)A 45nm SOI embedded DRAM macro for POWER7TM 32MB on-chip L3 cache., , , , , , , , , und . ISSCC, Seite 342-343. IEEE, (2010)A 500 MHz Random Cycle, 1.5 ns Latency, SOI Embedded DRAM Macro Featuring a Three-Transistor Micro Sense Amplifier., , , , , , , , , und 7 andere Autor(en). IEEE J. Solid State Circuits, 43 (1): 86-95 (2008)A 500MHz Random Cycle 1.5ns-Latency, SOI Embedded DRAM Macro Featuring a 3T Micro Sense Amplifier., , , , , , , , , und 7 andere Autor(en). ISSCC, Seite 486-617. IEEE, (2007)17.4 A 14nm 1.1Mb embedded DRAM macro with 1ns access., , , , , , , , , und 4 andere Autor(en). ISSCC, Seite 1-3. IEEE, (2015)A 14 nm 1.1 Mb Embedded DRAM Macro With 1 ns Access., , , , , , , , , und 12 andere Autor(en). IEEE J. Solid State Circuits, 51 (1): 230-239 (2016)