Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Koyanagi, Yoichi
Eine Person hinzufügen mit dem Namen Koyanagi, Yoichi
 

Weitere Publikationen von Autoren mit dem selben Namen

Fault-Tolerant Design of Neural Networks for Solving Optimization Problems., und . IEEE Trans. Computers, 45 (12): 1450-1455 (1996)Design of Neural Networks to Tolerate the Mixture of Two Types of Faults., und . FTCS, Seite 268-277. IEEE Computer Society, (1993)Fault Tolerant Neural Networks in Optimization Problems., und . FTCS, Seite 412-418. IEEE Computer Society, (1992)A 4-Channel 3.1/10.3Gb/s Transceiver Macro with a Pattern-Tolerant Adaptive Equalizer., , , , , , , , und . ISSCC, Seite 442-443. IEEE, (2007)A 4-channel 10.3Gb/s transceiver with adaptive phase equalizer for 4-to-41dB loss PCB channel., , , , , , , , , und . ISSCC, Seite 346-348. IEEE, (2011)22.7 4×25.78Gb/s retimer ICs for optical links in 0.13μm SiGe BiCMOS., , , , , , , , und . ISSCC, Seite 1-3. IEEE, (2015)The 10th Generation 16-Core SPARC64™ Processor for Mission Critical UNIX Server., , , , , , , , , und 5 andere Autor(en). J. Solid-State Circuits, 49 (1): 32-40 (2014)A 4-Channel 1.25-10.3 Gb/s Backplane Transceiver Macro With 35 dB Equalizer and Sign-Based Zero-Forcing Adaptive Control., , , , , und . J. Solid-State Circuits, 44 (12): 3547-3559 (2009)A 10th generation 16-core SPARC64 processor for mission-critical UNIX server., , , , , , , , , und 4 andere Autor(en). ISSCC, Seite 60-61. IEEE, (2013)3.5 A 56Gb/s NRZ-electrical 247mW/lane serial-link transceiver in 28nm CMOS., , , , , , , , , und 7 andere Autor(en). ISSCC, Seite 64-65. IEEE, (2016)