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TIGUAN: Thread-Parallel Integrated Test Pattern Generator Utilizing Satisfiability ANalysis., , , , , und . VLSI Design, Seite 227-232. IEEE Computer Society, (2009)Resistive Bridge Fault Model Evolution from Conventional to Ultra Deep Submicron Technologies., , , , , und . VTS, Seite 343-348. IEEE Computer Society, (2005)Simulating Resistive-Bridging and Stuck-At Faults., , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 25 (10): 2181-2192 (2006)SUPERB: Simulator utilizing parallel evaluation of resistive bridges., , , , , und . ACM Trans. Design Autom. Electr. Syst., 14 (4): 56:1-56:21 (2009)An Electrical Model for the Fault Simulation of Small Delay Faults Caused by Crosstalk Aggravated Resistive Short Defects., , , , , , und . VTS, Seite 21-26. IEEE Computer Society, (2009)The Pros and Cons of Very-Low-Voltage Testing: An Analysis based on Resistive Bridging Faults., , , , und . VTS, Seite 171-178. IEEE Computer Society, (2004)A Simulator of Small-Delay Faults Caused by Resistive-Open Defects., , , , , , und . European Test Symposium, Seite 113-118. IEEE Computer Society, (2008)X-Masking During Logic BIST and Its Impact on Defect Coverage., , , , , , , und . ITC, Seite 442-451. IEEE Computer Society, (2004)Thread-Parallel Integrated Test Pattern Generator Utilizing Satisfiability Analysis., , , , , und . International Journal of Parallel Programming, 38 (3-4): 185-202 (2010)Efficient Bridging Fault Simulation of Sequential Circuits Based on Multi-Valued Logics., , und . ISMVL, Seite 216-223. IEEE Computer Society, (2002)