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TIGUAN: Thread-Parallel Integrated Test Pattern Generator Utilizing Satisfiability ANalysis.

, , , , , und . VLSI Design, Seite 227-232. IEEE Computer Society, (2009)

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Patrick Pietrantuono University of Stuttgart

 

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Resistive Bridge Fault Model Evolution from Conventional to Ultra Deep Submicron Technologies., , , , , und . VTS, Seite 343-348. IEEE Computer Society, (2005)TIGUAN: Thread-Parallel Integrated Test Pattern Generator Utilizing Satisfiability ANalysis., , , , , und . VLSI Design, Seite 227-232. IEEE Computer Society, (2009)SUPERB: Simulator utilizing parallel evaluation of resistive bridges., , , , , und . ACM Trans. Design Autom. Electr. Syst., 14 (4): 56:1-56:21 (2009)Simulating Resistive-Bridging and Stuck-At Faults., , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 25 (10): 2181-2192 (2006)X-masking during logic BIST and its impact on defect coverage., , , , , , , und . IEEE Trans. VLSI Syst., 14 (2): 193-202 (2006)Automatic Test Pattern Generation for Interconnect Open Defects., , , , , und . VTS, Seite 181-186. IEEE Computer Society, (2008)Automatic test pattern generation for resistive bridging faults., , , und . European Test Symposium, Seite 160-165. IEEE Computer Society, (2004)Automatic Test Pattern Generation for Resistive Bridging Faults., , , und . J. Electronic Testing, 22 (1): 61-69 (2006)Advanced Diagnosis: SBST and BIST Integration in Automotive E/E Architectures., , , , , , , , und . DAC, Seite 96:1-96:9. ACM, (2014)Thread-Parallel Integrated Test Pattern Generator Utilizing Satisfiability Analysis., , , , , und . International Journal of Parallel Programming, 38 (3-4): 185-202 (2010)