Autor der Publikation

A Low-Overhead Virtual Rail Technique for SRAM Leakage Power Reduction.

, , , , und . ICCD, Seite 574-584. IEEE Computer Society, (2005)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Enhanced Leakage Reduction Techniques Using Intermediate Strength Power Gating., , , und . IEEE Trans. VLSI Syst., 15 (11): 1215-1224 (2007)Characterization and design for variability and reliability., , und . CICC, Seite 341-346. IEEE, (2008)A Scheme for On-Chip Timing Characterization., , , und . VTS, Seite 24-29. IEEE Computer Society, (2006)On-Chip Delay Measurement Based Response Analysis for Timing Characterization., , , , , und . J. Electronic Testing, 26 (6): 599-619 (2010)A fast hybrid carry-lookahead/carry-select adder design., , und . ACM Great Lakes Symposium on VLSI, Seite 149-152. ACM, (2001)A Low-Overhead Virtual Rail Technique for SRAM Leakage Power Reduction., , , , und . ICCD, Seite 574-584. IEEE Computer Society, (2005)An on-chip dual supply charge pump system for 45nm PD SOI eDRAM., , , , , , , , , und 3 andere Autor(en). ESSCIRC, Seite 66-69. IEEE, (2008)Designing for a gigahertz guTS integer processor., , , , , , , und . IEEE Micro, 18 (3): 66-74 (1998)The design and application of the PowerPC 405LP energy-efficient system-on-a-chip., , und . IBM Journal of Research and Development, 47 (5-6): 631-640 (2003)A 1V 18GHz Clock Generator in a 65nm PD-SOI Technology., , , , , , und . ISSCC, Seite 312-313. IEEE, (2007)