Autor der Publikation

Kopieren Löschen Diese Publikation zur Ablage hinzufügen
Community-Eintrag
Versionsverlauf dieses Eintrags
URL
DOI
BibTeX
EndNote
APA
Chicago
DIN 1505
Harvard
MSOffice XML

A 55nm 0.5V 128Kb cross-point 8T SRAM with data-aware dynamic supply Write-assist.

Y. Lin, H. Yang, M. Hsia, Y. Lin, C. Chen, C. Chuang, W. Hwang, N. Lien, K. Lee, W. Shih, Y. Wu, W. Lee, und C. Hsu. SoCC, Seite 218-223. IEEE, (2012)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Moosung Lee University of Stuttgart

Dongwon Lee University of Stuttgart

Junghwa Lee University of Stuttgart

Di Liu University of Stuttgart

Ph. D. Benjamin Lee University of Stuttgart

Weitere Publikationen von Autoren mit dem selben Namen

A 0.325 V, 600-kHz, 40-nm 72-kb 9T Subthreshold SRAM with Aligned Boosted Write Wordline and Negative Write Bitline Write-Assist.C. Lu, C. Chuang, S. Jou, M. Tu, Y. Wu, C. Huang, P. Kan, H. Huang, K. Lee, und Y. Kao. IEEE Trans. VLSI Syst., 23 (5): 958-962 (2015)A 40nm 1.0Mb pipeline 6T SRAM with variation-tolerant Step-Up Word-Line and Adaptive Data-Aware Write-Assist.C. Chang, H. Yang, W. Liao, Y. Lin, N. Lien, C. Chen, C. Chuang, W. Hwang, S. Jou, M. Tu und 9 andere Autor(en). ISCAS, Seite 1468-1471. IEEE, (2013)A 0.33-V, 500-kHz, 3.94-µW 40-nm 72-Kb 9T Subthreshold SRAM With Ripple Bit-Line Structure and Negative Bit-Line Write-Assist.C. Lu, M. Tu, H. Yang, Y. Wu, H. Huang, Y. Lin, K. Lee, Y. Kao, C. Chuang, S. Jou und 1 andere Autor(en). IEEE Trans. on Circuits and Systems, 59-II (12): 863-867 (2012)High-performance 0.6V VMIN 55nm 1.0Mb 6T SRAM with adaptive BL bleeder.H. Yang, Y. Lin, M. Hsia, G. Lin, C. Chang, Y. Chen, C. Chuang, W. Hwang, S. Jou, N. Lien und 6 andere Autor(en). ISCAS, Seite 1831-1834. IEEE, (2012)A 55nm 0.5V 128Kb cross-point 8T SRAM with data-aware dynamic supply Write-assist.Y. Lin, H. Yang, M. Hsia, Y. Lin, C. Chen, C. Chuang, W. Hwang, N. Lien, K. Lee, W. Shih und 3 andere Autor(en). SoCC, Seite 218-223. IEEE, (2012)Embedded SRAM ring oscillator for in-situ measurement of NBTI and PBTI degradation in CMOS 6T SRAM array.M. Tsai, Y. Lin, H. Yang, M. Tu, W. Shih, N. Lien, K. Lee, S. Jou, C. Chuang, und W. Hwang. VLSI-DAT, Seite 1-4. IEEE, (2012)An all-digital Read Stability and Write Margin characterization scheme for CMOS 6T SRAM array.Y. Lin, M. Tsai, H. Yang, G. Lin, S. Wang, C. Chuang, S. Jou, W. Hwang, N. Lien, K. Lee und 1 andere Autor(en). VLSI-DAT, Seite 1-4. IEEE, (2012)A 0.5-V 28-nm 256-kb Mini-Array Based 6T SRAM With Vtrip-Tracking Write-Assist.S. Wu, K. Li, P. Huang, W. Hwang, M. Tu, S. Lung, W. Peng, H. Huang, K. Lee, Y. Kao und 1 andere Autor(en). IEEE Trans. on Circuits and Systems, 64-I (7): 1791-1802 (2017)A high-performance low VMIN 55nm 512Kb disturb-free 8T SRAM with adaptive VVSS control.H. Yang, S. Yang, M. Hsia, Y. Lin, Y. Lin, C. Chen, C. Chang, G. Lin, Y. Chen, C. Chuang und 9 andere Autor(en). SoCC, Seite 197-200. IEEE, (2011)A 0.35 V, 375 kHz, 5.43 µW, 40 nm, 128 kb, symmetrical 10T subthreshold SRAM with tri-state bit-line.S. Wu, C. Lu, M. Tu, H. Huang, K. Lee, Y. Kao, und C. Chuang. Microelectronics Journal, (2016)