PUMA

Akademisches Publikationsmanagement
Publikationen sammeln, verwalten und teilen.

( en | de )

 

Disambiguierung von "Yilmaz, Mahmut"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Lazy Error Detection for Microprocessor Functional Units.

, , , und . DFT, Seite 361-369. IEEE Computer Society, (2007)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Seda Yilmaz University of Stuttgart

Mahmut Yorulmaz University of Stuttgart

Merve Yilmaz University of Stuttgart

Zeynep Hazal Yilmaz University of Stuttgart

 

Weitere Publikationen von Autoren mit dem selben Namen

Flexible scan interface architecture for complex SoCs., , , , , , und . VTS, Seite 1-6. IEEE Computer Society, (2016)Test-Pattern Grading and Pattern Selection for Small-Delay Defects., , und . VTS, Seite 233-239. IEEE Computer Society, (2008)Test-Pattern Selection for Screening Small-Delay Defects in Very-Deep Submicrometer Integrated Circuits., , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 29 (5): 760-773 (2010)Robust Timing-Aware Test Generation Using Pseudo-Boolean Optimization., , und . Asian Test Symposium, Seite 290-295. IEEE Computer Society, (2012)The scan-DFT features of AMD's next-generation microprocessor core., , , , , , , , und . ITC, Seite 39-48. IEEE Computer Society, (2010)Critical Fault-Based Pattern Generation for Screening SDDs., , , , , und . European Test Symposium, Seite 177-182. IEEE Computer Society, (2011)Advanced test methodology for complex SoCs., , , , , , und . ITC, Seite 1-10. IEEE, (2016)RT-level design-for-testability and expansion of functional test sequences for enhanced defect coverage., , , und . ITC, Seite 625-634. IEEE Computer Society, (2010)Crosstalk- and Process Variations-Aware High-Quality Tests for Small-Delay Defects., , , und . IEEE Trans. VLSI Syst., 21 (6): 1129-1142 (2013)Circuit Topology-Based Test Pattern Generation for Small-Delay Defects., , , , und . Asian Test Symposium, Seite 307-312. IEEE Computer Society, (2010)