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Enhancing testability by structured partial scan., , und . VTS, Seite 152-157. IEEE Computer Society, (2012)Flexible scan interface architecture for complex SoCs., , , , , , und . VTS, Seite 1-6. IEEE Computer Society, (2016)Determining Redundancy Requirements for Memory Arrays with Critical Area Analysis., , , , , und . MTDT, Seite 48-53. IEEE Computer Society, (1999)XLBIST: X-Tolerant Logic BIST., , , und . ITC, Seite 1-9. IEEE, (2018)Two-level compression through selective reseeding., , , , , und . ITC, Seite 1-10. IEEE Computer Society, (2013)Achieving extreme scan compression for SoC Designs., , , und . ITC, Seite 1-8. IEEE Computer Society, (2014)Optimizing Memory Tests by Analyzing Defect Coverage., , , und . MTDT, Seite 20-28. IEEE Computer Society, (2000)Hybrid selector for high-X scan compression., , , und . ITC, Seite 1-10. IEEE Computer Society, (2012)Dynamic docking architecture for concurrent testing and peak power reduction., , , , , , , , und . VTS, Seite 1-6. IEEE Computer Society, (2016)Eliminating the Ouija board: automatic thresholds and probabilistic I_DDQ diagnosis., , und . ITC, Seite 1065-1072. IEEE Computer Society, (1999)