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Parametric Delay Test of Post-Bond Through-Silicon Vias in 3-D ICs via Variable Output Thresholding Analysis.

Y. Lin, S. Huang, K. Tsai, W. Cheng, S. Sunter, Y. Chou, und D. Kwai. IEEE Trans. on CAD of Integrated Circuits and Systems, 32 (5): 737-747 (2013)

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