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Weitere Publikationen von Autoren mit dem selben Namen

Co-Design of Massively Parallel Embedded Processor Architectures., , , , , , , , , und 2 andere Autor(en). ReCoSoC, Seite 27-34. Univ. Montpellier II, (2005)Derivation of Packing Instructions for Exploiting Sub-Word Parallelism., , und . PARELEC, Seite 167-172. IEEE Computer Society, (2006)Hierarchical algorithm partitioning at system level for an improved utilization of memory structures., und . IEEE Trans. on CAD of Integrated Circuits and Systems, 18 (1): 14-24 (1999)An integrated tool flow to realize runtime-reconfigurable applications on a new class of partial multi-context FPGAs., , , , und . FPL, Seite 92-98. IEEE, (2009)Optimization of the Background Memory Utilization by Partitioning., und . ISSS, Seite 82-89. ACM / IEEE Computer Society, (1997)A Cost Model for Partial Dynamic Reconfiguration., und . Trans. HiPEAC, (2011)Optimized Data-Reuse in Processor Arrays., und . ASAP, Seite 315-325. IEEE Computer Society, (2004)Determination of the Processor Functionality in the Design of Processor Arrays., und . ASAP, Seite 199-208. IEEE Computer Society, (1997)Co-Design of Massively Parallel Embedded Processor Architectures., , , , , , , , , und 2 andere Autor(en). ReCoSoC, Seite 27-34. Univ. Montpellier II, (2005)Synthesis of efficiently reconfigurable datapaths for reconfigurable computing., und . FPT, Seite 277-280. IEEE, (2008)