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A Neural Network Model for Real-Time Scheduling on Heterogeneous SoC Architectures., , und . IJCNN, Seite 102-107. IEEE, (2007)Fault-aware configurable logic block for reliable reconfigurable FPGAs., , und . ISCAS, Seite 2732-2735. IEEE, (2015)Exploring RTOS issues with a high-level model of a reconfigurable SoC platform., , , , und . ReCoSoC, Seite 71-78. Univ. Montpellier II, (2005)Gradient - An adaptive fault-tolerant routing algorithm for 2D mesh Network-on-Chips., und . DASIP, Seite 1-8. IEEE, (2012)Evaluation of Fault-Mitigation Schemes for Fault-Tolerant Dynamic MPSoC., , und . FPL, Seite 159-162. IEEE Computer Society, (2010)An energy-efficient ternary interconnection link for asynchronous systems., , , und . ISCAS, IEEE, (2006)R2NoC: Dynamically Reconfigurable Routers for Flexible Networks on Chip., , , und . ReConFig, Seite 376-381. IEEE Computer Society, (2010)High-Level Reliability Evaluation of Reconfiguration-Based Fault Tolerance Techniques., , , , , und . IPDPS Workshops, Seite 202-205. IEEE Computer Society, (2018)Efficient dynamic reconfiguration for multi-context embedded FPGA., , und . SBCCI, Seite 210-215. ACM, (2008)Designing Efficient Codecs for Bus-Invert Berger Code for Fully Asymmetric Communication., , und . IEEE Trans. on Circuits and Systems, 57-II (10): 777-781 (2010)