Autor der Publikation

A 4900×m2 839Mbps Side-Channel Attack Resistant AES-128 in 14nm CMOS with Heterogeneous Sboxes, Linear Masked MixColumns and Dual-Rail Key Addition.

, , , , , , , , , , , und . VLSI Circuits, Seite 234-. IEEE, (2019)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Satpathy, Sudhir
Eine Person hinzufügen mit dem Namen Satpathy, Sudhir
 

Weitere Publikationen von Autoren mit dem selben Namen

A standard cell compatible bidirectional repeater with thyristor assist., , und . VLSIC, Seite 174-175. IEEE, (2012)Low power interconnects for SIMD computers., , , , , , und . DATE, Seite 600-605. IEEE, (2011)Centip3De: A 3930DMIPS/W configurable near-threshold 3D stacked system with 64 ARM Cortex-M3 cores., , , , , , , , , und 5 andere Autor(en). ISSCC, Seite 190-192. IEEE, (2012)2.4 Gbps, 7 mW All-Digital PVT-Variation Tolerant True Random Number Generator for 45 nm CMOS High-Performance Microprocessors., , , , , , , , und . IEEE J. Solid State Circuits, 47 (11): 2807-2821 (2012)A Time-/Frequency-Domain Side-Channel Attack Resistant AES-128 and RSA-4K Crypto-Processor in 14-nm CMOS., , , , , , , , , und . IEEE J. Solid State Circuits, 56 (4): 1141-1151 (2021)An All-Digital Unified Physically Unclonable Function and True Random Number Generator Featuring Self-Calibrating Hierarchical Von Neumann Extraction in 14-nm Tri-gate CMOS., , , , , , , , , und . IEEE J. Solid State Circuits, 54 (4): 1074-1085 (2019)A 350mV-900mV 2.1GHz 0.011mm2 regular expression matching accelerator with aging-tolerant low-VMIN circuits in 14nm tri-gate CMOS., , , , , , , und . VLSI Circuits, Seite 1-2. IEEE, (2016)A 220-900mV 179Mcode/s 36pJ/code Canonical Huffman Encoder for DEFLATE Compression in 14nm CMOS., , , , , , , , , und 2 andere Autor(en). CICC, Seite 1-4. IEEE, (2019)Centip3De: A Cluster-Based NTC Architecture With 64 ARM Cortex-M3 Cores in 3D Stacked 130 nm CMOS., , , , , , , , , und 5 andere Autor(en). J. Solid-State Circuits, 48 (1): 104-117 (2013)340 mV-1.1 V, 289 Gbps/W, 2090-Gate NanoAES Hardware Accelerator With Area-Optimized Encrypt/Decrypt GF(2 4 ) 2 Polynomials in 22 nm Tri-Gate CMOS., , , , , , , , und . IEEE J. Solid State Circuits, 50 (4): 1048-1058 (2015)