Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Frezza, Ottorino
Eine Person hinzufügen mit dem Namen Frezza, Ottorino
 

Weitere Publikationen von Autoren mit dem selben Namen

Design and implementation of a modular, low latency, fault-aware, FPGA-based network interface., , , , , , , , , und . ReConFig, Seite 1-6. IEEE, (2013)ASIP acceleration for virtual-to-physical address translation on RDMA-enabled FPGA-based network interfaces., , , , , , , , , und 2 andere Autor(en). Future Generation Comp. Syst., (2015)EURETILE D7.3 - Dynamic DAL benchmark coding, measurements on MPI version of DPSNN-STDP (distributed plastic spiking neural net) and improvements to other DAL codes., , , , , , , , , und 5 andere Autor(en). CoRR, (2014)Distributed simulation of polychronous and plastic spiking neural networks: strong and weak scaling of a representative mini-application benchmark executed on a small-scale commodity cluster., , , , , , , , , und . CoRR, (2013)A hierarchical watchdog mechanism for systemic fault awareness on distributed systems., , , , , , , , , und . Future Generation Comp. Syst., (2015)Dynamic many-process applications on many-tile embedded systems and HPC clusters: The EURETILE programming environment and execution platforms., , , , , , , , , und 11 andere Autor(en). Journal of Systems Architecture - Embedded Systems Design, (2016)The Next Generation of Exascale-Class Systems: The ExaNeSt Project., , , , , , , , , und 8 andere Autor(en). DSD, Seite 510-515. IEEE Computer Society, (2017)Architectural improvements and technological enhancements for the APEnet+ interconnect system., , , , , , , , , und 2 andere Autor(en). CoRR, (2022)Next generation of Exascale-class systems: ExaNeSt project and the status of its interconnect and storage development., , , , , , , , , und 9 andere Autor(en). Microprocessors and Microsystems - Embedded Hardware Design, (2018)Architectural improvements and 28 nm FPGA implementation of the APEnet+ 3D Torus network for hybrid HPC systems., , , , , , , , , und . CoRR, (2013)