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Concurrently optimizing FPGA architecture parameters and transistor sizing: Implications for FPGA design., , , und . FPT, Seite 54-61. IEEE Computer Society, (2009)Placement and routing for FPGA architectures supporting wide shallow memories., und . FPT, Seite 154-161. IEEE, (2003)An FPGA architecture supporting dynamically controlled power gating., und . FPT, Seite 1-8. IEEE, (2010)Emulation in post-silicon validation: It's not just for functionality anymore., , , und . HLDVT, Seite 110-117. IEEE Computer Society, (2012)Asynchronous IC Interconnect Network Design and Implementation Using a Standard ASIC Flow., , und . ICCD, Seite 267-274. IEEE Computer Society, (2005)Architectural Support for Block Transfers in a Shared-Memory Multiprocessor., und . SPDP, Seite 51-55. IEEE Computer Society, (1993)On-chip FPGA Debug Instrumentation for Machine Learning Applications., , , , und . FPGA, Seite 110-115. ACM, (2019)Wirelength modeling for homogeneous and heterogeneous FPGA architectural development., , und . FPGA, Seite 181-190. ACM, (2009)A configurable architecture to limit wakeup current in dynamically-controlled power-gated FPGAs., und . FPGA, Seite 245-254. ACM, (2012)On the Interaction between Power-Aware Computer-Aided Design Algorithms for Field-Programmable Gate Arrays., und . J. Low Power Electronics, 1 (2): 119-132 (2005)