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An FPGA architecture supporting dynamically controlled power gating., und . FPT, Seite 1-8. IEEE, (2010)High-level synthesis-based design methodology for Dynamic Power-Gated FPGAs., , , , und . FPL, Seite 1-4. IEEE, (2014)Effective FPGA debug for high-level synthesis generated circuits., und . FPL, Seite 1-8. IEEE, (2014)Asynchronous IC Interconnect Network Design and Implementation Using a Standard ASIC Flow., , und . ICCD, Seite 267-274. IEEE Computer Society, (2005)Concurrently optimizing FPGA architecture parameters and transistor sizing: Implications for FPGA design., , , und . FPT, Seite 54-61. IEEE Computer Society, (2009)Placement and routing for FPGA architectures supporting wide shallow memories., und . FPT, Seite 154-161. IEEE, (2003)Architectural Support for Block Transfers in a Shared-Memory Multiprocessor., und . SPDP, Seite 51-55. IEEE Computer Society, (1993)Emulation in post-silicon validation: It's not just for functionality anymore., , , und . HLDVT, Seite 110-117. IEEE Computer Society, (2012)On the Interaction between Power-Aware Computer-Aided Design Algorithms for Field-Programmable Gate Arrays., und . J. Low Power Electronics, 1 (2): 119-132 (2005)Performance and Cost Tradeoffs in Metal-Programmable Structured ASICs (MPSAs)., , und . IEEE Trans. VLSI Syst., 19 (12): 2195-2208 (2011)