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Disambiguierung von "Choudhury, Mihir R."

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Polynomial Time Algorithm for Area and Power Efficient Adder Synthesis in High-Performance Designs.

, , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 35 (5): 820-831 (2016)

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R. Koerner

R. Watty

Matthias Ridder University of Stuttgart

Performance Investigation of Different PV Technologies on Pneumatically Actuated Adaptive Facade at a Demonstrator Building in Freiburg, Germany, , , , , , , und . Proceedings of SimBuild Conference 2024, 11, Seite 661-667. International Building Performance Simulation Association, (2024)

Dipl.-Ing. Marc Riedlinger

An adaptive self-managing platform for cabin management systems, , , und . CEAS Aeronautical Journal, 7 (3): 483--498 (2016)

Nils Rodrigues University of Stuttgart

A Visual Analytics Approach for Word Relevances in Multiple Texts, , , und . (2017)
 

Weitere Publikationen von Autoren mit dem selben Namen

Polynomial time algorithm for area and power efficient adder synthesis in high-performance designs., , , und . ASP-DAC, Seite 249-254. IEEE, (2015)Reliability-driven don't care assignment for logic synthesis., , und . DATE, Seite 1560-1565. IEEE, (2011)NeuNetS: An Automated Synthesis Engine for Neural Network Design., , , , , , , , , und 10 andere Autor(en). CoRR, (2019)Low Cost Concurrent Error Masking Using Approximate Logic Circuits., und . IEEE Trans. on CAD of Integrated Circuits and Systems, 32 (8): 1163-1176 (2013)Polynomial Time Algorithm for Area and Power Efficient Adder Synthesis in High-Performance Designs., , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 35 (5): 820-831 (2016)Design optimization for single-event upset robustness using simultaneous dual-VDD and sizing techniques., , und . ICCAD, Seite 204-209. ACM, (2006)Masking timing errors on speed-paths in logic circuits., und . DATE, Seite 87-92. IEEE, (2009)Approximate logic circuits for low overhead, non-intrusive concurrent error detection., und . DATE, Seite 903-908. ACM, (2008)Time-Borrowing Circuit Designs and Hardware Prototyping for Timing Error Resilience., , , und . IEEE Trans. Computers, 63 (2): 497-509 (2014)Soft Error Rate Reduction Using Circuit Optimization and Transient Filter Insertion., , und . J. Electronic Testing, 25 (2-3): 197-207 (2009)