Autor der Publikation

Design optimization for single-event upset robustness using simultaneous dual-VDD and sizing techniques.

, , und . ICCAD, Seite 204-209. ACM, (2006)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Towards Optimal Performance-Area Trade-Off in Adders by Synthesis of Parallel Prefix Structures., , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 33 (10): 1517-1530 (2014)Tunable Transient Filters for Soft Error Rate Reduction in Combinational Circuits., , und . European Test Symposium, Seite 179-184. IEEE Computer Society, (2008)Technology exploration for graphene nanoribbon FETs., , , und . DAC, Seite 272-277. ACM, (2008)Polynomial Time Algorithm for Area and Power Efficient Adder Synthesis in High-Performance Designs., , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 35 (5): 820-831 (2016)Masking timing errors on speed-paths in logic circuits., und . DATE, Seite 87-92. IEEE, (2009)Soft Error Rate Reduction Using Circuit Optimization and Transient Filter Insertion., , und . J. Electronic Testing, 25 (2-3): 197-207 (2009)Design optimization for single-event upset robustness using simultaneous dual-VDD and sizing techniques., , und . ICCAD, Seite 204-209. ACM, (2006)Approximate logic circuits for low overhead, non-intrusive concurrent error detection., und . DATE, Seite 903-908. ACM, (2008)Time-Borrowing Circuit Designs and Hardware Prototyping for Timing Error Resilience., , , und . IEEE Trans. Computers, 63 (2): 497-509 (2014)Bi-decomposition of large Boolean functions using blocking edge graphs., und . ICCAD, Seite 586-591. IEEE, (2010)