Autor der Publikation

An On-Chip Test Structure and Digital Measurement Method for Statistical Characterization of Local Random Variability in a Process.

, , , , und . J. Solid-State Circuits, 43 (9): 1951-1963 (2008)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

40 nm Bit-Interleaving 12T Subthreshold SRAM With Data-Aware Write-Assist., , , , , , und . IEEE Trans. on Circuits and Systems, 61-I (9): 2578-2585 (2014)Single-Ended Subthreshold SRAM With Asymmetrical Write/Read-Assist., , , , und . IEEE Trans. on Circuits and Systems, 57-I (12): 3039-3047 (2010)Reducing parasitic BJT effects in partially depleted SOI digital logic circuits., , und . Microelectronics Journal, 39 (2): 275-285 (2008)A high-performance low VMIN 55nm 512Kb disturb-free 8T SRAM with adaptive VVSS control., , , , , , , , , und 9 andere Autor(en). SoCC, Seite 197-200. IEEE, (2011)SOI Digital Circuits: Design Issues., und . VLSI Design, Seite 474-479. IEEE Computer Society, (2000)All digitally controlled linear voltage regulator with PMOS strength self-calibration for ripple reduction., , , , , , und . VLSI-DAT, Seite 1-4. IEEE, (2015)On-Chip Process Variation Detection and Compensation Using Delay and Slew-Rate Monitoring Circuits., , , und . ISQED, Seite 815-820. IEEE Computer Society, (2008)Testing strategies for a 9T sub-threshold SRAM., , , , , , und . ITC, Seite 1-10. IEEE Computer Society, (2012)A 0.35 V, 375 kHz, 5.43 µW, 40 nm, 128 kb, symmetrical 10T subthreshold SRAM with tri-state bit-line., , , , , , und . Microelectronics Journal, (2016)Self-Repairing SRAM Using On-Chip Detection and Compensation., , , , und . IEEE Trans. VLSI Syst., 18 (1): 75-84 (2010)