Autor der Publikation

A 12-bit 300-MS/s SAR ADC With Inverter-Based Preamplifier and Common-Mode-Regulation DAC in 14-nm CMOS FinFET.

, , , , , , , , , , , und . J. Solid-State Circuits, 53 (11): 3268-3279 (2018)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

apl. Prof. Dr. Thomas Sottmann University of Stuttgart

Data for 'Adjustable polystyrene nanoparticle templates for the production of mesoporous foams and ZnO inverse opals', , , , , und . Dataset, (2024)Related to: Abitaev, Karina; Qawasmi, Yaseen; Atanasova, Petia; Dargel, Carina; Bill, Joachim; Hellweg, Thomas; Sottmann, Thomas: Adjustable polystyrene nanoparticle templates for the production of mesoporous foams and ZnO inverse opals. In: Colloid and Polymer Science 299 (2021), 243-258. doi: 10.1007/s00396-020-04791-5.
 

Weitere Publikationen von Autoren mit dem selben Namen

A T-Coil-Enhanced 8.5Gb/s High-Swing source-Series-Terminated Transmitter in 65nm Bulk CMOS., , , , , , , , und . ISSCC, Seite 110-111. IEEE, (2008)20.3 A feedforward controlled on-chip switched-capacitor voltage regulator delivering 10W in 32nm SOI CMOS., , , , , , , , , und . ISSCC, Seite 1-3. IEEE, (2015)Parallel Implementation Technique of Digital Equalizer for Ultra-High-Speed Wireline Receiver., , , , , , , , , und 3 andere Autor(en). ISCAS, Seite 1-5. IEEE, (2018)A 0.3PJ/Bit 112GB/S PAM4 1+0.5D TX-DFE Precoder and 8-Tap FFE in 14NM CMOS., , , , , , , , , und . VLSI Circuits, Seite 53-54. IEEE, (2018)Implementation of Low-Power 6-8 b 30-90 GS/s Time-Interleaved ADCs With Optimized Input Bandwidth in 32 nm CMOS., , , , , , , , , und 1 andere Autor(en). J. Solid-State Circuits, 51 (3): 636-648 (2016)A 1.25-5 GHz Clock Generator With High-Bandwidth Supply-Rejection Using a Regulated-Replica Regulator in 45-nm CMOS., , , , , und . J. Solid-State Circuits, 44 (11): 2901-2910 (2009)A T-Coil-Enhanced 8.5 Gb/s High-Swing SST Transmitter in 65 nm Bulk CMOS With ≪ -16 dB Return Loss Over 10 GHz Bandwidth., , , , , , , , und . J. Solid-State Circuits, 43 (12): 2905-2920 (2008)A 161-mW 56-Gb/s ADC-Based Discrete Multitone Wireline Receiver Data-Path in 14-nm FinFET., , , , , , , , , und 5 andere Autor(en). J. Solid-State Circuits, 55 (1): 38-48 (2020)A 3.6pJ/b 56Gb/s 4-PAM receiver with 6-Bit TI-SAR ADC and quarter-rate speculative 2-tap DFE in 32 nm CMOS., , , , , , , , , und 2 andere Autor(en). ESSCIRC, Seite 148-151. IEEE, (2015)A 161mW 56Gb/s ADC-Based Discrete Multitone Wireline Receiver Data-Path in 14nm FinFET., , , , , , , , , und 5 andere Autor(en). ISSCC, Seite 476-478. IEEE, (2019)