PUMA

Akademisches Publikationsmanagement
Publikationen sammeln, verwalten und teilen.

( en | de )

 

Disambiguierung von "Cong, Jason"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Routability-Driven Placement and White Space Allocation.

, , , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 26 (5): 858-871 (2007)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Jason Kennedy Appelbaum University of Stuttgart

 

Weitere Publikationen von Autoren mit dem selben Namen

High-Level Synthesis for FPGAs: From Prototyping to Deployment., , , , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 30 (4): 473-491 (2011)Power modeling and characteristics of field programmable gate arrays., , , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 24 (11): 1712-1724 (2005)Routability-Driven Placement and White Space Allocation., , , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 26 (5): 858-871 (2007)A scalable micro wireless interconnect structure for CMPs., , , , , , , , , und 1 andere Autor(en). MobiCom, Seite 217-228. ACM, (2009)How will CAD handle billion-transistor systems? (panel)., , , , und . ICCAD, Seite 5. ACM / IEEE Computer Society, (1998)Lower-bound estimation for multi-bitwidth scheduling., , und . ISCAS (1), Seite 696-699. IEEE, (2005)Pin assignment with global routing for general cell designs.. IEEE Trans. on CAD of Integrated Circuits and Systems, 10 (11): 1401-1412 (1991)Wire width planning for interconnect performance optimization., und . IEEE Trans. on CAD of Integrated Circuits and Systems, 21 (3): 319-329 (2002)Efficient algorithms for the minimum shortest path Steiner arborescence problem with applications to VLSI physical design., , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 17 (1): 24-39 (1998)Buffer block planning for interconnect planning and prediction., , und . IEEE Trans. VLSI Syst., 9 (6): 929-937 (2001)