Autor der Publikation

A 0.0045-mm2 32.4-µW Two-Stage Amplifier for pF-to-nF Load Using CM Frequency Compensation.

, , , , und . IEEE Trans. on Circuits and Systems, 62-II (3): 246-250 (2015)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

26.5 A 5.5mW 6b 5GS/S 4×-lnterleaved 3b/cycle SAR ADC in 65nm CMOS., , , , und . ISSCC, Seite 1-3. IEEE, (2015)A continuous-time VCO-assisted VCO-based ΣΔ modulator with 76.6dB SNDR and 10MHz BW., , , , , und . ISCAS, Seite 373-376. IEEE, (2013)A 0.024mm2 8b 400MS/s SAR ADC with 2b/cycle and resistive DAC in 65nm CMOS., , , , , , und . ISSCC, Seite 188-190. IEEE, (2011)A DT 0-2 MASH ΣΔ modulator with VCO-based quantizer for enhanced linearity., , , , , und . APCCAS, Seite 33-36. IEEE, (2012)A 10-bit SAR ADC with two redundant decisions and splitted-MSB-cap DAC array., , , und . APCCAS, Seite 268-271. IEEE, (2012)High performance multirate SC circuits with predictive correlated double sampling technique., , und . ISCAS (2), Seite 77-80. IEEE, (1999)A low-IF/zero-IF reconfigurable receiver with two-step channel selection technique for multistandard applications., , und . ISCAS (4), Seite 417-420. IEEE, (2004)A novel effective bandpass semi-MASH sigma-delta modulator with double-sampling mismatch-free resonator., , und . ISCAS, IEEE, (2006)Histogram-Based Ratio Mismatch Calibration for Bridge-DAC in 12-bit 120 MS/s SAR ADC., , , , und . IEEE Trans. VLSI Syst., 24 (3): 1203-1207 (2016)A Time-Interleaved Ring-VCO with Reduced 1/f3 Phase Noise Corner, Extended Tuning Range and Inherent Divided Output., , , und . J. Solid-State Circuits, 51 (12): 2979-2991 (2016)