PUMA

Akademisches Publikationsmanagement
Publikationen sammeln, verwalten und teilen.

( en | de )

 

Disambiguierung von "Ying, Haoyuan"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Fast and optimized task allocation method for low vertical link density 3-dimensional networks-on-chip based many core systems.

, , und . DATE, Seite 1777-1782. EDA Consortium San Jose, CA, USA / ACM DL, (2013)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Tzu-Ying Chen University of Stuttgart

 

Weitere Publikationen von Autoren mit dem selben Namen

Invited paper: Design criteria for dependable System-on-Chip architectures., , , , , und . ReCoSoC, Seite 1-6. IEEE, (2011)GSNOC UI - A comfortable graphical user interface for advanced design and evaluation of 3-dimensional scalable Networks-on-Chip., , und . HPCS, Seite 261-267. IEEE, (2012)A hardware/software co-design reconfigurable Network-on-Chip FPGA emulation method., , und . ReCoSoC, Seite 1-8. IEEE, (2014)Deadlock-free routing algorithms for 3-dimension Networks-on-Chip with reduced vertical channel density topologies., , und . HPCS, Seite 268-274. IEEE, (2012)GSNoC - The comprehensive design platform for 3-dimensional Networks-on-Chip based many core embedded systems., , und . HPCS, Seite 217-223. IEEE, (2013)A simulation framework for 3-dimension Networks-on-chip with different vertical channel density configurations., , , , und . DDECS, Seite 83-88. IEEE, (2012)NoCDepend: A Flexible and Scalable Dependability Technique for 3D Networks-on-Chip., , , , und . DDECS, Seite 75-78. IEEE Computer Society, (2015)Deadlock-free generic routing algorithms for 3-dimensional Networks-on-Chip with reduced vertical link density topologies., , , und . Journal of Systems Architecture - Embedded Systems Design, 59 (7): 528-542 (2013)Communication-centric high level synthesis metrics for low vertical channel density 3-dimensional Networks-on-Chip., , und . ReCoSoC, Seite 1-6. IEEE, (2012)LatEst: Latency estimation and high speed evaluation for wormhole switched Networks-on-Chip., , , und . ReCoSoC, Seite 1-7. IEEE, (2014)