PUMA

Akademisches Publikationsmanagement
Publikationen sammeln, verwalten und teilen.

( en | de )

 

Disambiguierung von "Rana, Vincenzo"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Efficient Hardware Design of Iterative Stencil Loops.

, , , , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 35 (12): 2018-2031 (2016)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Rana, Vincenzo
Eine Person hinzufügen mit dem Namen Rana, Vincenzo
 

Weitere Publikationen von Autoren mit dem selben Namen

Efficient Hardware Design of Iterative Stencil Loops., , , , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 35 (12): 2018-2031 (2016)Design of Communication Infrastructures for Reconfigurable Systems., , , und . FDL (Selected Papers), Volume 36 von Lecture Notes in Electrical Engineering, Seite 291-307. (2008)A Perspective Vision on Complex Residential Building Management Systems., , und . EUC, Seite 209-214. IEEE Computer Society, (2014)User context estimation for public travel assistance and intelligent service scheduling., , , und . ITSC, Seite 1-8. IEEE, (2017)An embedded Gabor-based palm vein recognition system., , , und . BHI, Seite 405-408. IEEE, (2017)An efficient Quantum-Dot Cellular Automata adder., , , und . DATE, Seite 1220-1223. IEEE, (2011)Mine with it or sell it: the superhashing power dilemma., , , und . SIGMETRICS Performance Evaluation Review, 46 (3): 127-130 (2018)An Open-Source, Efficient, and Parameterizable Hardware Implementation of the AES Algorithm., , , und . ISPA, Seite 85-92. IEEE Computer Society, (2014)An adaptive genetic algorithm for dynamically reconfigurable modules allocation., , , und . VLSI-SoC, Seite 128-133. IEEE, (2007)A light-weight Network-on-Chip architecture for dynamically reconfigurable systems., , , und . ICSAMOS, Seite 49-56. IEEE, (2008)