Autor der Publikation

Kopieren Löschen Diese Publikation zur Ablage hinzufügen
Community-Eintrag
Versionsverlauf dieses Eintrags
URL
DOI
BibTeX
EndNote
APA
Chicago
DIN 1505
Harvard
MSOffice XML

A linearized voltage-controlled oscillator for dual-path phase-locked loops.

G. Cowan, M. Meghelli, und D. Friedman. ISCAS, Seite 2678-2681. IEEE, (2013)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

J. K\"astner

J. Schwarz

J. K\"astner

J Walter

J. Vogel

Weitere Publikationen von Autoren mit dem selben Namen

VLSI sensori-motor systems.J. Clark, und D. Friedman. ICRA, Seite 1342-1347. IEEE Computer Society, (1991)Bang-bang digital PLLs at 11 and 20GHz with sub-200fs integrated jitter for high-speed serial communication applications.A. Rylyakov, J. Tierno, H. Ainspan, J. Plouchart, J. Bulzacchelli, Z. Deniz, und D. Friedman. ISSCC, Seite 94-95. IEEE, (2009)A 10-Gb/s Compact Low-Power Serial I/O With DFE-IIR Equalization in 65-nm CMOS.B. Kim, Y. Liu, T. Dickson, J. Bulzacchelli, und D. Friedman. J. Solid-State Circuits, 44 (12): 3526-3538 (2009)A semi-digital delay-locked loop using an analog-based finite state machine.W. Rhee, B. Parker, und D. Friedman. IEEE Trans. on Circuits and Systems, 51-II (11): 635-639 (2004)A 78mW 11.1Gb/s 5-tap DFE receiver with digitally calibrated current-integrating summers in 65nm CMOS.J. Bulzacchelli, T. Dickson, Z. Deniz, H. Ainspan, B. Parker, M. Beakes, S. Rylov, und D. Friedman. ISSCC, Seite 368-369. IEEE, (2009)A linearized voltage-controlled oscillator for dual-path phase-locked loops.G. Cowan, M. Meghelli, und D. Friedman. ISCAS, Seite 2678-2681. IEEE, (2013)A 2.6mW 370MHz-to-2.5GHz Open-Loop Quadrature Clock Generator.K. hyoun Kim, P. Coteus, D. Dreps, S. Kim, S. Rylov, und D. Friedman. ISSCC, Seite 458-459. IEEE, (2008)A 7Gb/s 9.3mW 2-Tap Current-Integrating DFE Receiver.M. Park, J. Bulzacchelli, M. Beakes, und D. Friedman. ISSCC, Seite 230-599. IEEE, (2007)A 0.1pJ/b 5-to-10Gb/s charge-recycling stacked low-power I/O for on-chip signaling in 45nm CMOS SOI.Y. Liu, P. Hsieh, S. Kim, J. sun Seo, R. Montoye, L. Chang, J. Tierno, und D. Friedman. ISSCC, Seite 400-401. IEEE, (2013)A 6.0-mW 10.0-Gb/s Receiver With Switched-Capacitor Summation DFE.A. Emami-Neyestanak, A. Varzaghani, J. Bulzacchelli, A. Rylyakov, C. Yang, und D. Friedman. J. Solid-State Circuits, 42 (4): 889-896 (2007)