PUMA

Akademisches Publikationsmanagement
Publikationen sammeln, verwalten und teilen.

( en | de )

 

Disambiguierung von "Mathew, Sanu"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A 250Mv, 0.063J/Ghash Bitcoin Mining Engine in 14nm CMOS Featuring Dual-Vcc Sha256 Datapath and 3-Phase Latch Based Clocking.

, , , , , , , , , und . VLSI Circuits, Seite 32-. IEEE, (2019)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Ranjith Mathew Roy University of Stuttgart

 

Weitere Publikationen von Autoren mit dem selben Namen

A 4Gbps 0.57pJ/bit Process-Voltage-Temperature Variation Tolerant All-Digital True Random Number Generator in 45nm CMOS., , , und . VLSI Design, Seite 301-306. IEEE Computer Society, (2009)A 225-950mV 1.5Tbps/W Whirlpool Hashing Accelerator for Secure Automotive Platforms in 14nm CMOS., , , , , , , , und . CICC, Seite 1-4. IEEE, (2019)A 1.4GHz 20.5Gbps GZIP decompression accelerator in 14nm CMOS featuring dual-path out-of-order speculative Huffman decoder and multi-write enabled register file array., , , , , , , , , und 2 andere Autor(en). VLSI Circuits, Seite 238-. IEEE, (2019)A SCA-Resistant AES Engine in 14nm CMOS with Time/Frequency-Domain Leakage Suppression using Non-Linear Digital LDO Cascaded with Arithmetic Countermeasures., , , , , , , , und . VLSI Circuits, Seite 1-2. IEEE, (2020)Ultra-low energy circuit building blocks for security technologies., , , und . DATE, Seite 391-394. IEEE, (2018)Optimized Fused Floating-Point Many-Term Dot-Product Hardware for Machine Learning Accelerators., , , , und . ARITH, Seite 84-87. IEEE, (2019)μRNG: A 300-950mV 323Gbps/W all-digital full-entropy true random number generator in 14nm FinFET CMOS., , , , , , , , , und 1 andere Autor(en). ESSCIRC, Seite 116-119. IEEE, (2015)A 230mV-950mV 2.8Tbps/W Unified SHA256/SM3 Secure Hashing Hardware Accelerator in 14nm Tri-Gate CMOS., , , , , , , und . ESSCIRC, Seite 98-101. IEEE, (2018)A 2.05 GVertices/s 151 mW Lighting Accelerator for 3D Graphics Vertex and Pixel Shading in 32 nm CMOS., , , , , , , und . IEEE J. Solid State Circuits, 48 (1): 128-139 (2013)53 Gbps Native GF(2 4) 2 Composite-Field AES-Encrypt/Decrypt Accelerator for Content-Protection in 45 nm High-Performance Microprocessors., , , , , , , , und . IEEE J. Solid State Circuits, 46 (4): 767-776 (2011)