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Disambiguierung von "Krishnamurthy, Ram K."

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A 4096-Neuron 1M-Synapse 3.8PJ/SOP Spiking Neural Network with On-Chip STDP Learning and Sparse Weights in 10NM FinFET CMOS.

, , , , und . VLSI Circuits, Seite 255-256. IEEE, (2018)

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Prof. Dr. -Ing. Ekkehard Ramm University of Stuttgart

Transverse shear parametrization in hierarchic large rotation shell formulations, , , und . International journal for numerical methods in engineering, 125 (9): e7443 (2024)

K. Stahl

K. Gaiser

K. Lindow

Astrid Yuliana Ramírez Hernández University of Stuttgart

 

Weitere Publikationen von Autoren mit dem selben Namen

Holistic handwritten word recognition using temporal features derived from off-line images., und . Pattern Recognition Letters, 17 (5): 537-540 (1996)A CMOS wave-pipelined image processor for real-time morphology ., und . ICCD, Seite 638-643. IEEE Computer Society, (1995)A 4096-Neuron 1M-Synapse 3.8PJ/SOP Spiking Neural Network with On-Chip STDP Learning and Sparse Weights in 10NM FinFET CMOS., , , , und . VLSI Circuits, Seite 255-256. IEEE, (2018)µRNG: A 300-950 mV, 323 Gbps/W All-Digital Full-Entropy True Random Number Generator in 14 nm FinFET CMOS., , , , , , , , , und 1 andere Autor(en). IEEE J. Solid State Circuits, 51 (7): 1695-1704 (2016)25.9 Reconfigurable Transient Current-Mode Global Interconnect Circuits in 10nm CMOS for High-Performance Processors with Wide Voltage-Frequency Operating Range., , , , , , , , , und 4 andere Autor(en). ISSCC, Seite 396-398. IEEE, (2020)Hybrid Circuit/Packet Switched Network for Energy Efficient on-Chip Interconnections., , , und . Low Power Networks-on-Chip, Springer, (2011)Exploring the design space of mixed swing quadrail for low-power digital circuits., und . IEEE Trans. VLSI Syst., 5 (4): 388-400 (1997)A leakage-tolerant low-leakage register file with conditional sleep transistor., , und . SoCC, Seite 241-244. IEEE, (2004)A 4900- $\mu$ m2 839-Mb/s Side-Channel Attack- Resistant AES-128 in 14-nm CMOS With Heterogeneous Sboxes, Linear Masked MixColumns, and Dual-Rail Key Addition., , , , , , , , , und 2 andere Autor(en). IEEE J. Solid State Circuits, 55 (4): 945-955 (2020)16.1 A 340mV-to-0.9V 20.2Tb/s source-synchronous hybrid packet/circuit-switched 16×16 network-on-chip in 22nm tri-gate CMOS., , , , , , , , , und . ISSCC, Seite 276-277. IEEE, (2014)