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A Hierarchical Self Test Scheme for SoCs., , und . IOLTS, Seite 37-44. IEEE Computer Society, (2004)Perspectives of Combining on-line and off-line Test Technology for Dependable Systems on a Chip., , und . IOLTS, Seite 183-. IEEE Computer Society, (2003)On-Line Techniques for Error Detection and Correction in Processor Registers with Cross-Parity Check., , , und . J. Electronic Testing, 19 (5): 501-510 (2003)On-line Detection and Compensation of Transient Errors in Processor Pipeline-Structures., , und . IOLTW, Seite 178. IEEE Computer Society, (2002)On-Line Error Detection and Correction in Storage Elements with Cross-Parity Check., , , und . IOLTW, Seite 69-73. IEEE Computer Society, (2002)A new method for on-line state machine observation for embedded microprocessors., , und . HLDVT, Seite 34-39. IEEE Computer Society, (2000)A Multi-Purpose Concept for SoC Self Test Including Diagnostic Features., , und . IOLTS, Seite 241-246. IEEE Computer Society, (2005)A Configurable Modular Test Processor and Scan Controller Architecture., , , , und . IOLTS, Seite 277-284. IEEE Computer Society, (2007)Hardware/Software Based Hierarchical Self Test for SoCs., , , , , und . DDECS, Seite 159-160. IEEE Computer Society, (2006)A Test Processor Concept for Systems-on-a-Chip., , und . ICCD, Seite 210-. IEEE Computer Society, (2002)