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On the Comparison of HOL and Boyer-Moore for Formal Hardware Verification., , , und . Formal Methods in System Design, 2 (1): 45-72 (1993)Strategy for power efficient combined task and data parallelism exploration illustrated on a QSDPCM video codec., , , und . Journal of Systems Architecture, 45 (10): 791-808 (1999)Platform Independent Data Transfer and Storage Exploration Illustrated on Parallel Cavity Detection Algorithm., , und . PDPTA, Seite 1669-1675. CSREA Press, (1999)Design Technology Research and Education for Deep-Submicron Systems of the Next Century.. VTS, Seite 8-15. IEEE Computer Society, (1999)Exploiting Loop-Level Parallelism on Coarse-Grained Reconfigurable Architectures Using Modulo Scheduling., , , , und . DATE, Seite 10296-10301. IEEE Computer Society, (2003)Behavioral Modeling and Simulation of a Mixed Analog/Digital Automatic Gain Control Loop in a 5 GHz WLAN Receiver., , , , , und . DATE, Seite 10642-10649. IEEE Computer Society, (2003)On Nanoscale Integration and Gigascale Complexity in the Post.Com World.. DATE, Seite 12. IEEE Computer Society, (2002)Multi-thread graph: a system model for real-time embedded software synthesis., , , , und . ED&TC, Seite 476-481. IEEE Computer Society, (1997)The Formal Semantics Definition of a Multi-Rate DSP Specification Language in HOL., , und . TPHOLs, Volume A-20 von IFIP Transactions, Seite 375-394. North-Holland/Elsevier, (1992)DRESC: a retargetable compiler for coarse-grained reconfigurable architectures., , , , und . FPT, Seite 166-173. IEEE, (2002)