Autor der Publikation

Kopieren Löschen Diese Publikation zur Ablage hinzufügen
Community-Eintrag
Versionsverlauf dieses Eintrags
URL
DOI
BibTeX
EndNote
APA
Chicago
DIN 1505
Harvard
MSOffice XML

A 32kB 2R/1W L1 data cache in 45nm SOI technology for the POWER7TM processor.

J. Pille, D. Wendel, O. Wagner, R. Sautter, W. Penth, T. Fröhnel, S. Büttner, O. Torreiter, M. Eckert, J. Paredes, D. Hrusecky, D. Ray, und M. Canada. ISSCC, Seite 344-345. IEEE, (2010)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Jithin Jose University of Stuttgart

Basil Jose University of Stuttgart

Prof. Jose Luis Moro University of Stuttgart

Jose Juan Jeronimo Rendon University of Stuttgart

Jose Manuel Monterrosas Romero University of Stuttgart

Weitere Publikationen von Autoren mit dem selben Namen

5.1 POWER8TM: A 12-core server-class processor in 22nm SOI with 7.6Tb/s off-chip bandwidth.E. Fluhr, J. Friedrich, D. Dreps, V. Zyuban, G. Still, C. Gonzalez, A. Hall, D. Hogenmiller, F. Malgioglio, R. Nett und 10 andere Autor(en). ISSCC, Seite 96-97. IEEE, (2014)Leveraging Probabilistic Existential Rules for Adversarial Deduplication.J. Paredes, M. Martinez, G. Simari, und M. Falappa. PRUV@IJCAR, Volume 2157 von CEUR Workshop Proceedings, CEUR-WS.org, (2018)First Steps towards Data-Driven Adversarial Deduplication.J. Paredes, G. Simari, M. Martinez, und M. Falappa. Information, 9 (8): 189 (2018)A 32kB 2R/1W L1 data cache in 45nm SOI technology for the POWER7TM processor.J. Pille, D. Wendel, O. Wagner, R. Sautter, W. Penth, T. Fröhnel, S. Büttner, O. Torreiter, M. Eckert, J. Paredes und 3 andere Autor(en). ISSCC, Seite 344-345. IEEE, (2010)The 24-Core POWER9 Processor With Adaptive Clocking, 25-Gb/s Accelerator Links, and 16-Gb/s PCIe Gen4.C. Gonzalez, M. Floyd, E. Fluhr, P. Restle, D. Dreps, M. Sperling, R. Rao, D. Hogenmiller, C. Vezyrtzis, P. Chuang und 13 andere Autor(en). IEEE J. Solid State Circuits, 53 (1): 91-101 (2018)Power-constrained high-frequency circuits for the IBM POWER6 microprocessor.B. Curran, E. Fluhr, J. Paredes, L. Sigal, J. Friedrich, Y. Chan, und C. Hwang. IBM Journal of Research and Development, 51 (6): 715-732 (2007)POWER7™, a Highly Parallel, Scalable Multi-Core High End Server Processor.D. Wendel, R. Kalla, J. Warnock, R. Cargnoni, S. Chu, J. Clabes, D. Dreps, D. Hrusecky, J. Friedrich, M. Islam und 14 andere Autor(en). J. Solid-State Circuits, 46 (1): 145-161 (2011)IBM POWER8 circuit design and energy optimization.V. Zyuban, J. Friedrich, D. Dreps, J. Pille, D. Plass, P. Restle, Z. Deniz, M. Ziegler, S. Chu, M. Islam und 13 andere Autor(en). IBM Journal of Research and Development, (2015)Pulsed Neural Network Plus Parallel Multi-core Approach to Solve Efficiently Big Shortest Path Problems.M. Mejía-Lavalle, J. Ortiz, A. Martínez, J. Paredes, und D. Mújica. MICAI, Volume 11835 von Lecture Notes in Computer Science, Seite 200-211. Springer, (2019)The 12-Core POWER8™ Processor With 7.6 Tb/s IO Bandwidth, Integrated Voltage Regulation, and Resonant Clocking.E. Fluhr, S. Baumgartner, D. Boerstler, J. Bulzacchelli, T. Diemoz, D. Dreps, G. English, J. Friedrich, A. Gattiker, T. Gloekler und 20 andere Autor(en). IEEE J. Solid State Circuits, 50 (1): 10-23 (2015)