Autor der Publikation

SynergyFlow: An Elastic Accelerator Architecture Supporting Batch Processing of Large-Scale Deep Neural Networks.

, , , , , , und . ACM Trans. Design Autom. Electr. Syst., 24 (1): 8:1-8:27 (2019)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Performance-asymmetry-aware scheduling for Chip Multiprocessors with static core coupling., , , , und . Journal of Systems Architecture - Embedded Systems Design, 56 (10): 534-542 (2010)Orchestrator: a low-cost solution to reduce voltage emergencies for multi-threaded applications., , , und . DATE, Seite 208-213. EDA Consortium San Jose, CA, USA / ACM DL, (2013)Amphisbaena: Modeling two orthogonal ways to hunt on heterogeneous many-cores., , , und . ASP-DAC, Seite 394-399. IEEE, (2014)SmartShuttle: Optimizing off-chip memory accesses for deep learning accelerators., , , , , , und . DATE, Seite 343-348. IEEE, (2018)Tetris: re-architecting convolutional neural network computation for machine learning accelerators., , , , und . ICCAD, Seite 21. ACM, (2018)M-IVC: Using Multiple Input Vectors to Minimize Aging-Induced Delay., , , , , und . Asian Test Symposium, Seite 437-442. IEEE Computer Society, (2009)Orchestrator: Guarding Against Voltage Emergencies in Multithreaded Applications., , , und . IEEE Trans. VLSI Syst., 22 (12): 2476-2487 (2014)BAT: Performance-Driven Crosstalk Mitigation Based on Bus-Grouping Asynchronous Transmission., , , und . IEICE Transactions, 91-C (10): 1690-1697 (2008)A unified online Fault Detection scheme via checking of Stability Violation., , und . DATE, Seite 496-501. IEEE, (2009)ACR: Enabling computation reuse for approximate computing., , , und . ASP-DAC, Seite 643-648. IEEE, (2016)