Autor der Publikation

Intermittent resonant clocking enabling power reduction at any clock frequency for 0.37V 980kHz near-threshold logic circuits.

, , , und . ISSCC, Seite 436-437. IEEE, (2013)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Nomura, Masahiro
Eine Person hinzufügen mit dem Namen Nomura, Masahiro
 

Weitere Publikationen von Autoren mit dem selben Namen

Multi-Step Word-Line Control Technology in Hierarchical Cell Architecture for Scaled-Down High-Density SRAMs., , , , , , , , , und . J. Solid-State Circuits, 46 (4): 806-814 (2011)An Automatic Bi-Directional Bus Repeater Control Scheme Using Dynamic Collaborative Driving Techniques., , , , , , und . IEICE Transactions, 89-C (3): 334-341 (2006)Increase of crosstalk noise due to imbalanced threshold voltage between NMOS and PMOS in sub-threshold logic circuits., , , , , und . CICC, Seite 1-4. IEEE, (2012)A closed-form expression for estimating minimum operating voltage (VDDmin) of CMOS logic gates., , , , , , und . DAC, Seite 984-989. ACM, (2011)A Simple Heuristic for Bayesian Optimization with A Low Budget., und . CoRR, (2019)Natural Evolution Strategy for Unconstrained and Implicitly Constrained Problems with Ridge Structure., und . SSCI, Seite 1-7. IEEE, (2021)Optimal Fixed-Budget Best Arm Identification using the Augmented Inverse Probability Weighting Estimator in Two-Armed Gaussian Bandits with Unknown Variances., , , , , und . CoRR, (2022)Large Within-Die Gate Delay Variations in Sub-Threshold Logic Circuits at Low Temperature., , , , , , , und . IEEE Trans. on Circuits and Systems, 59-II (12): 918-921 (2012)Intermittent Resonant Clocking Enabling Power Reduction at Any Clock Frequency for Near/Sub-Threshold Logic Circuits., , , und . J. Solid-State Circuits, 49 (2): 536-544 (2014)Increase of Crosstalk Noise Due to Imbalanced Threshold Voltage Between nMOS and pMOS in Subthreshold Logic Circuits., , , , , und . J. Solid-State Circuits, 48 (8): 1986-1994 (2013)