Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Shimazaki, Yasuhisa
Eine Person hinzufügen mit dem Namen Shimazaki, Yasuhisa
 

Weitere Publikationen von Autoren mit dem selben Namen

65nm Low-Power High-Density SRAM Operable at 1.0V under 3σ Systematic Variation Using Separate Vth Monitoring and Body Bias for NMOS and PMOS., , , und . ISSCC, Seite 384-385. IEEE, (2008)A 28nm 600MHz Automotive Flash Microcontroller with Virtualization-Assisted Processor for Next-Generation Automotive Architecture Complying with ISO26262 ASIL-D., , , , , , , , , und 3 andere Autor(en). ISSCC, Seite 54-56. IEEE, (2019)A 28-nm Automotive Flash Microcontroller With Virtualization-Assisted Processor Supporting ISO26262 ASIL D., , , , , , , , , und 4 andere Autor(en). J. Solid-State Circuits, 55 (1): 133-144 (2020)4.5 A 16nm FinFET heterogeneous nona-core SoC complying with ISO26262 ASIL-B: Achieving 10-7 random hardware failures per hour reliability., , , , , , , und . ISSCC, Seite 80-81. IEEE, (2016)A 5.184Gbps/ch through-chip interface and automated place-and-route design methodology for 3-D integration of 45nm CMOS processors., , und . COOL Chips, Seite 1-3. IEEE Computer Society, (2012)Hierarchical Power Distribution With Power Tree in Dozens of Power Domains for 90-nm Low-Power Multi-CPU SoCs., , , , , , , , , und 3 andere Autor(en). J. Solid-State Circuits, 42 (1): 74-83 (2007)3-D System Integration of Processor and Multi-Stacked SRAMs Using Inductive-Coupling Link., , , , , , , , , und 3 andere Autor(en). J. Solid-State Circuits, 45 (4): 856-862 (2010)A 0.41 µA Standby Leakage 32 kb Embedded SRAM with Low-Voltage Resume-Standby Utilizing All Digital Current Comparator in 28 nm HKMG CMOS., , , , , , und . J. Solid-State Circuits, 48 (4): 917-923 (2013)A 40-nm low-power SRAM with multi-stage replica-bitline technique for reducing timing variation., , , , , und . CICC, Seite 701-704. IEEE, (2009)A 4500 MIPS/W, 86 µA Resume-Standby, 11 µA Ultra-Standby Application Processor for 3G Cellular Phones., , , , , , , , , und 4 andere Autor(en). IEICE Transactions, 88-C (4): 528-535 (2005)