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Interconnect Exploration for Energy Versus Performance Tradeoffs for Coarse Grained Reconfigurable Architectures., , , , , und . IEEE Trans. VLSI Syst., 17 (1): 151-155 (2009)Custom Implementation of the Coarse-Grained Reconfigurable ADRES Architecture for Multimedia Purposes., , , und . FPL, Seite 106-111. IEEE, (2005)Mapping an H.264/AVC Decoder onto the ADRES Reconfigurable Architecture., , und . FPL, Seite 622-625. IEEE, (2005)Interconnect architectures for modulo-scheduled coarse-grained reconfigurable arrays., , , und . FPT, Seite 33-40. IEEE, (2004)Exploiting Loop-Level Parallelism on Coarse-Grained Reconfigurable Architectures Using Modulo Scheduling., , , , und . DATE, Seite 10296-10301. IEEE Computer Society, (2003)DRESC: a retargetable compiler for coarse-grained reconfigurable architectures., , , , und . FPT, Seite 166-173. IEEE, (2002)Architecture Exploration for a Reconfigurable Architecture Template., , , , und . IEEE Design & Test of Computers, 22 (2): 90-101 (2005)Hardware and a Tool Chain for ADRES., , , , , , , , , und 6 andere Autor(en). ARC, Volume 3985 von Lecture Notes in Computer Science, Seite 425-430. Springer, (2006)Development of a Design Framework for Platform-Independent Networked Reconfiguration of Software and Hardware., , , , , und . FPL, Volume 2147 von Lecture Notes in Computer Science, Seite 264-274. Springer, (2001)ADRES: An Architecture with Tightly Coupled VLIW Processor and Coarse-Grained Reconfigurable Matrix., , , , und . FPL, Volume 2778 von Lecture Notes in Computer Science, Seite 61-70. Springer, (2003)