Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Yamaguchi, Hisakatsu
Eine Person hinzufügen mit dem Namen Yamaguchi, Hisakatsu
 

Weitere Publikationen von Autoren mit dem selben Namen

Loop Gain Adaptation for Optimum Jitter Tolerance in Digital CDRs., , , , und . J. Solid-State Circuits, 53 (9): 2696-2708 (2018)18-GHz Clock Distribution Using a Coupled VCO Array., , , , , und . IEICE Transactions, 90-C (4): 811-822 (2007)A fractional-sampling-rate ADC-based CDR with feedforward architecture in 65nm CMOS., , , , , , und . ISSCC, Seite 166-167. IEEE, (2010)Circuits for CMOS High-Speed I/O in Sub-100 nm Technologies., , , , , , und . IEICE Transactions, 89-C (3): 300-313 (2006)A 36 Gbps 16.9 mW/Gbps transceiver in 20-nm CMOS with 1-tap DFE and quarter-rate clock distribution., , , , , , , , , und 6 andere Autor(en). VLSIC, Seite 1-2. IEEE, (2014)A 28.3 Gb/s 7.3 pJ/bit 35 dB backplane transceiver with eye sampling phase adaptation in 28 nm CMOS., , , , , , , , , und 10 andere Autor(en). VLSI Circuits, Seite 1-2. IEEE, (2016)10-40 Gb/s I/O design for data communications., , , , , , und . ISSCC, Seite 502-503. IEEE, (2012)F3: Emerging technologies for wireline communication., , , , , , und . ISSCC, Seite 504-505. IEEE, (2013)3.5 A 56Gb/s NRZ-electrical 247mW/lane serial-link transceiver in 28nm CMOS., , , , , , , , , und 7 andere Autor(en). ISSCC, Seite 64-65. IEEE, (2016)20-GHz Quadrature Injection-Locked LC Dividers With Enhanced Locking Range., , , , , und . J. Solid-State Circuits, 43 (3): 610-618 (2008)