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A 512-mb DDR3 SDRAM prototype with CIO minimization and self-calibration techniques.

C. Park, H. Chung, Y. Lee, J. Kim, J. Lee, M. Chae, D. Jung, S. Choi, S. young Seo, T. Park, J. Shin, J. Cho, S. Lee, K. Song, K. Kim, J. Lee, C. Kim, und S. Cho. IEEE J. Solid State Circuits, 41 (4): 831-838 (2006)

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