Autor der Publikation

Kopieren Löschen Diese Publikation zur Ablage hinzufügen
Community-Eintrag
Versionsverlauf dieses Eintrags
URL
DOI
BibTeX
EndNote
APA
Chicago
DIN 1505
Harvard
MSOffice XML

Verification strategy for the Blue Gene/L chip.

M. Wazlowski, N. Adiga, D. Beece, R. Bellofatto, M. Blumrich, D. Chen, M. Dombrowa, A. Gara, M. Giampapa, R. Haring, P. Heidelberger, D. Hoenicke, B. Nathanson, M. Ohmacht, R. Sharrar, S. Singh, B. Steinmacher-Burow, R. Tremaine, M. Tsao, A. Umamaheshwaran, und P. Vranas. IBM Journal of Research and Development, 49 (2-3): 303-318 (2005)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

K. Stahl

K. Gaiser

K. Lindow

Grzegorz K. Karch

Daniel Marino

Weitere Publikationen von Autoren mit dem selben Namen

Using a Hardware Simulation Engine for Custom MOS Structured Designs.Z. Barzilai, D. Beece, L. Huisman, und G. Silberman. IBM Journal of Research and Development, 28 (5): 564-571 (1984)The EVE companion simulator.D. Beece, R. Damiano, G. Papp, und R. Schoen. EURO-DAC, Seite 290-295. IEEE Computer Society, (1990)Formal verification - prove it or pitch it.R. Gupta, S. Rawat, S. Shukla, B. Bailey, D. Beece, M. Fujita, C. Pixley, J. O'Leary, und F. Somenzi. DAC, Seite 710-711. ACM, (2003)SLS-a fast switch-level simulator for MOS.Z. Barzilai, D. Beece, L. Huisman, V. Iyengar, und G. Silberman. IEEE Trans. on CAD of Integrated Circuits and Systems, 7 (8): 838-849 (1988)Verification strategy for the Blue Gene/L chip.M. Wazlowski, N. Adiga, D. Beece, R. Bellofatto, M. Blumrich, D. Chen, M. Dombrowa, A. Gara, M. Giampapa, R. Haring und 11 andere Autor(en). IBM Journal of Research and Development, 49 (2-3): 303-318 (2005)Blue Gene: A vision for protein science using a petaflop supercomputer.F. Allen, G. Almási, W. Andreoni, D. Beece, B. Berne, A. Bright, J. Brunheroto, C. Cascaval, J. Castaños, P. Coteus und 42 andere Autor(en). IBM Systems Journal, 40 (2): 310-327 (2001)Transistor sizing of custom high-performance digital circuits with parametric yield considerations.D. Beece, J. Xiong, C. Visweswariah, V. Zolotov, und Y. Liu. DAC, Seite 781-786. ACM, (2010)The IBM Engineering Verification Engine.D. Beece, G. Deibert, G. Papp, und F. Villante. DAC, Seite 218-224. (1988)Design Methodology for the High-Performance G4 S/390.K. Shepard, S. Carey, D. Beece, R. Hatch, und G. Northrop. ICCD, Seite 232-240. IEEE Computer Society, (1997)First-Order Incremental Block-Based Statistical Timing Analysis.C. Visweswariah, K. Ravindran, K. Kalafala, S. Walker, S. Narayan, D. Beece, J. Piaget, N. Venkateswaran, und J. Hemmett. IEEE Trans. on CAD of Integrated Circuits and Systems, 25 (10): 2170-2180 (2006)