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Disambiguierung von "Jr., Earl E. Swartzlander"

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A low-power dual-path floating-point fused add-subtract unit.

, , und . ACSCC, Seite 998-1002. IEEE, (2012)

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E. Zafeiriou

E. Garrelts

Umm-E Habiba University of Stuttgart

Requirements Engineering for Explainable AI. 2023 IEEE 31st International Requirements Engineering Conference (RE), Seite 376-380. IEEE, (2023)

P. E. Bl\"ochl

Andr{\'{e}} Buchau

 

Weitere Publikationen von Autoren mit dem selben Namen

Implementation of a Single Chip, Pipelined, Complex, One-Dimensional Fast FourierTransform in 0.25 mu m BulkCMOS., , , , und . ASAP, Seite 335-343. IEEE Computer Society, (2002)Merged Arithmetic for Computing Wavelet Transforms., und . Great Lakes Symposium on VLSI, Seite 196-201. IEEE Computer Society, (1998)Parallel Counters.. IEEE Trans. Computers, 22 (11): 1021-1024 (1973)Editorial.. VLSI Signal Processing, 1 (3): 167 (1989)VLSI Concurrent Error Correcting Adders and Multipliers., und . DFT, Seite 287-294. IEEE Computer Society, (1993)The Hazard-Free Superscalar Pipeline Fast Fourier Transform Architecture and Algorithm., , und . VLSI-SoC (Selected Papers), Volume 291 von IFIP, Seite 1-22. Springer, (2007)The hazard-free superscalar pipeline fast fourier transform algorithm and architecture., , und . VLSI-SoC, Seite 194-199. IEEE, (2007)Estimating the power consumption of CMOS adders., und . IEEE Symposium on Computer Arithmetic, Seite 210-216. IEEE Computer Society/, (1993)Cascaded Implementation of an Iterative Inverse--Square--Root Algorithm, with Overflow Lookahead., , und . IEEE Symposium on Computer Arithmetic, Seite 115-. IEEE Computer Society, (1995)Hardware Design and Arithmetic Algorithms for a Variable-Precision, Interval Arithmetic Coprocessor., und . IEEE Symposium on Computer Arithmetic, Seite 222-229. IEEE Computer Society, (1995)