PUMA

Akademisches Publikationsmanagement
Publikationen sammeln, verwalten und teilen.

( en | de )

 

Disambiguierung von "Chang, Hsie-Chia"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A 45nm 6b/cell charge-trapping flash memory using LDPC-based ECC and drift-immune soft-sensing engine.

, , , , und . ISSCC, Seite 222-223. IEEE, (2013)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Chang, Hsie-Chia
Eine Person hinzufügen mit dem Namen Chang, Hsie-Chia
 

Weitere Publikationen von Autoren mit dem selben Namen

A 45nm 6b/cell charge-trapping flash memory using LDPC-based ECC and drift-immune soft-sensing engine., , , , und . ISSCC, Seite 222-223. IEEE, (2013)Stochastic decoding for LDPC convolutional codes., , , und . ISCAS, Seite 2621-2624. IEEE, (2012)A high-performance elliptic curve cryptographic processor over GF(p) with SPA resistance., , , und . ISCAS, Seite 1456-1459. IEEE, (2012)An Iterative Weighted Reliability Decoding Algorithm for Two-Step Majority-Logic Decodable Cyclic Codes., , und . IEEE Communications Letters, 17 (10): 1980-1983 (2013)A low cost DPA-resistant 8-bit AES core based on ring oscillators., , , , und . VLSI-DAT, Seite 1-4. IEEE, (2012)A 0.92mm2 23.4mW fully-compliant CTC decoder for WiMAX 802.16e application., , , , , und . CICC, Seite 191-194. IEEE, (2009)Turbo Decoder Using Contention-Free Interleaver and Parallel Architecture., , , , und . J. Solid-State Circuits, 45 (2): 422-432 (2010)A Low Power Differential Cascode Voltage Switch with Pass Gate Pulsed Latch for Viterbi Decoder., , , , und . J. Low Power Electronics, 6 (4): 551-562 (2010)An Area Efficient Radix-4 Reciprocal Dual Trellis Architecture for a High-Code-Rate Turbo Decoder., , und . IEEE Trans. on Circuits and Systems, 62-II (1): 65-69 (2015)Jointly Designed Nonbinary LDPC Convolutional Codes and Memory-Based Decoder Architecture., , , und . IEEE Trans. on Circuits and Systems, 62-I (10): 2523-2532 (2015)