Autor der Publikation

Improved Algorithms for Constructive Multi-Phase Test Point Insertion for Scan Based BIST.

, , und . VLSI Design, Seite 604-. IEEE Computer Society, (2002)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Rajski, Janusz
Eine Person hinzufügen mit dem Namen Rajski, Janusz
 

Weitere Publikationen von Autoren mit dem selben Namen

On Linear Dependencies in Subspaces of LFSR-Generated Sequences., und . IEEE Trans. Computers, 45 (10): 1212-1216 (1996)High Performance Dense Ring Generators., , , und . IEEE Trans. Computers, 55 (1): 83-87 (2006)Embedded tutorials: Embedded tutorial 1: Cell-aware test-from gates to transistors., , , , , , und . VLSI-SoC, IEEE, (2013)Built-In Self-Test for Systems on Silicon., , und . VLSI Design, Seite 609-610. IEEE Computer Society, (1999)EDT Bandwidth Management in SoC Designs., , , , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 31 (12): 1894-1907 (2012)High Volume Diagnosis in Memory BIST Based on Compressed Failure Data., , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 29 (3): 441-453 (2010)Cell-Aware Test., , , , , , , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 33 (9): 1396-1409 (2014)Low Power Test Compression with Programmable Broadcast-Based Control., , , und . ATS, Seite 174-179. IEEE Computer Society, (2014)N-distinguishing Tests for Enhanced Defect Diagnosis., , , und . Asian Test Symposium, Seite 183-186. IEEE Computer Society, (2009)Low Test Data Volume Low Power At-Speed Delay Tests Using Clock-Gating., , , und . Asian Test Symposium, Seite 267-272. IEEE Computer Society, (2011)