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Models of Communication for Multicore Processors., , und . ISORC Workshops, Seite 9-16. IEEE Computer Society, (2015)Fast, Interactive Worst-Case Execution Time Analysis With Back-Annotation., , , , , und . IEEE Trans. Industrial Informatics, 8 (2): 366-377 (2012)Direct garbage collection: two-fold speedup for managed language embedded systems., und . IJES, 10 (5): 394-405 (2018)Time-Predictable Computer Architecture.. EURASIP J. Emb. Sys., (2009)A Hardware Abstraction Layer in Java., , , und . ACM Trans. Embedded Comput. Syst., 10 (4): 42:1-42:40 (2011)Hardlock: A Concurrent Real-Time Multicore Locking Unit., und . ISORC, Seite 9-16. IEEE Computer Society, (2018)Worst-Case Analysis of Heap Allocations., , und . ISoLA (2), Volume 6416 von Lecture Notes in Computer Science, Seite 464-478. Springer, (2010)A time-predictable branch predictor., , und . SAC, Seite 607-616. ACM, (2019)A Time Predictable Instruction Cache for a Java Processor.. OTM Workshops, Volume 3292 von Lecture Notes in Computer Science, Seite 371-382. Springer, (2004)A Single-Path Chip-Multiprocessor System., , und . SEUS, Volume 5860 von Lecture Notes in Computer Science, Seite 47-57. Springer, (2009)