Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Algorithms for Gate Sizing and Device Parameter Selection for High-Performance Designs., , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 31 (10): 1558-1571 (2012)Boostable Repeater Design for Variation Resilience in VLSI Interconnects., und . IEEE Trans. VLSI Syst., 21 (9): 1619-1631 (2013)Design of Voltage Overscaled Low-Power Trellis Decoders in Presence of Process Variations., , und . IEEE Trans. VLSI Syst., 17 (3): 439-443 (2009)Efficient Model Update for General Link-Insertion Networks., , und . ISQED, Seite 43-50. IEEE Computer Society, (2006)Soft Clock Skew Scheduling for Variation-Tolerant Signal Processing Circuits: A Case Study of Viterbi Decoders., , und . ISQED, Seite 749-754. IEEE Computer Society, (2007)An Efficient Algorithm for RLC Buffer Insertion., , , und . ISQED, Seite 171-175. IEEE Computer Society, (2007)Transient and fine-grained voltage adaptation for variation resilience in VLSI interconnects., und . ISQED, Seite 80-86. IEEE, (2011)Accelerating Clock Mesh Simulation Using Matrix-Level Macromodels and Dynamic Time Step Rounding., , , , und . ISQED, Seite 627-632. IEEE Computer Society, (2008)Buffer insertion with adaptive blockage avoidance., , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 22 (4): 492-498 (2003)Reducing clock skew variability via crosslinks., , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 25 (6): 1176-1182 (2006)