Autor der Publikation

Cache side-channel attacks and time-predictability in high-performance critical real-time systems.

, , , und . DAC, Seite 98:1-98:6. ACM, (2018)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

A methodology for the characterization of process variation in NoC links., , und . DATE, Seite 685-690. IEEE, (2010)Resilient random modulo cache memories for probabilistically-analyzable real-time systems., , , und . IOLTS, Seite 27-32. IEEE, (2016)Locality-aware cache random replacement policies., , , und . Journal of Systems Architecture - Embedded Systems Design, (2019)Design and integration of hierarchical-placement multi-level caches for real-time systems., , , und . DATE, Seite 455-460. IEEE, (2018)Enabling High-Performance Crossbars through a Floorplan-Aware Design., , , , und . ICPP, Seite 269-278. IEEE Computer Society, (2012)Random modulo: a new processor cache design for real-time critical systems., , , , und . DAC, Seite 29:1-29:6. ACM, (2016)Modeling High-Performance Wormhole NoCs for Critical Real-Time Embedded Systems., , , , und . RTAS, Seite 267-278. IEEE Computer Society, (2016)A new mechanism to deal with process variability in NoC links., , , und . IPDPS, Seite 1-11. IEEE, (2009)Design and implementation of a fair credit-based bandwidth sharing scheme for buses., , , und . DATE, Seite 926-929. IEEE, (2017)Probabilistic timing analysis on time-randomized platforms for the space domain., , , , , , , , , und 1 andere Autor(en). DATE, Seite 738-739. IEEE, (2017)