Autor der Publikation

Kopieren Löschen Diese Publikation zur Ablage hinzufügen
Community-Eintrag
Versionsverlauf dieses Eintrags
URL
DOI
BibTeX
EndNote
APA
Chicago
DIN 1505
Harvard
MSOffice XML

Technology-design co-optimization of resistive cross-point array for accelerating learning algorithms on chip.

P. Chen, D. Kadetotad, Z. Xu, A. Mohanty, B. Lin, J. Ye, S. Vrudhula, J. sun Seo, Y. Cao, und S. Yu. DATE, Seite 854-859. ACM, (2015)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Wei Yu University of Stuttgart

Hong Chen University of Stuttgart

Yiyin Chen University of Stuttgart

Jun Chen University of Stuttgart

Lu Chen University of Stuttgart

Weitere Publikationen von Autoren mit dem selben Namen

Reliability perspective of resistive synaptic devices on the neuromorphic system performance.P. Chen, und S. Yu. IRPS, Seite 5. IEEE, (2018)Security Primitive Design with Nanoscale Devices: A Case Study with Resistive RAM.R. Karam, R. Liu, P. Chen, S. Yu, und S. Bhunia. ACM Great Lakes Symposium on VLSI, Seite 299-304. ACM, (2016)MNSIM: Simulation platform for memristor-based neuromorphic computing system.L. Xia, B. Li, T. Tang, P. Gu, X. Yin, W. Huangfu, P. Chen, S. Yu, Y. Cao, Y. Wang und 2 andere Autor(en). DATE, Seite 469-474. IEEE, (2016)Design of a reliable RRAM-based PUF for compact hardware security primitives.A. Shrivastava, P. Chen, Y. Cao, S. Yu, und C. Chakrabarti. ISCAS, Seite 2326-2329. IEEE, (2016)Exploiting resistive cross-point array for compact design of physical unclonable function.P. Chen, R. Fang, R. Liu, C. Chakrabarti, Y. Cao, und S. Yu. HOST, Seite 26-31. IEEE Computer Society, (2015)NeuroSim: A Circuit-Level Macro Model for Benchmarking Neuro-Inspired Architectures in Online Learning.P. Chen, X. Peng, und S. Yu. IEEE Trans. on CAD of Integrated Circuits and Systems, 37 (12): 3067-3080 (2018)Design Tradeoffs of Vertical RRAM-Based 3-D Cross-Point Array.P. Chen, Z. Li, und S. Yu. IEEE Trans. VLSI Syst., 24 (12): 3460-3467 (2016)Mitigating Effects of Non-ideal Synaptic Device Characteristics for On-chip Learning.P. Chen, B. Lin, I. Wang, T. Hou, J. Ye, S. Vrudhula, J. sun Seo, Y. Cao, und S. Yu. ICCAD, Seite 194-199. IEEE, (2015)Fully parallel RRAM synaptic array for implementing binary neural network with (+1, -1) weights and (+1, 0) neurons.X. Sun, X. Peng, P. Chen, R. Liu, J. sun Seo, und S. Yu. ASP-DAC, Seite 574-579. IEEE, (2018)Architecting 3D vertical resistive memory for next-generation storage systems.C. Xu, P. Chen, D. Niu, Y. Zheng, S. Yu, und Y. Xie. ICCAD, Seite 55-62. IEEE, (2014)