PUMA

Akademisches Publikationsmanagement
Publikationen sammeln, verwalten und teilen.

( en | de )

 

Disambiguierung von "Andriamisaina, Caaliph"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Bit-Width Aware High-Level Synthesis for Digital Signal Processing Systems.

, , und . SoCC, Seite 175-178. IEEE, (2006)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Andriamisaina, Caaliph
Eine Person hinzufügen mit dem Namen Andriamisaina, Caaliph
 

Weitere Publikationen von Autoren mit dem selben Namen

Synthesis of Multimode digital signal processing systems., , und . AHS, Seite 318-325. IEEE Computer Society, (2007)Abstract Synthesis of Turbo Decoder Elements onto Reconfigurable Circuit., , , und . ERSA, Seite 263-266. CSREA Press, (2005)A design flow dedicated to multi-mode architectures for DSP applications., , , , , , und . ICCAD, Seite 604-611. IEEE Computer Society, (2007)Bit-Width Aware High-Level Synthesis for Digital Signal Processing Systems., , und . SoCC, Seite 175-178. IEEE, (2006)An efficient and flexible hardware support for accelerating synchronization operations on the STHORM many-core architecture., , , , und . DATE, Seite 531-534. EDA Consortium San Jose, CA, USA / ACM DL, (2013)Synthèse de haut niveau tenant compte de la dynamique des traitements. Analyse de la largeur des données d'applications du TDSI et gestion de cette information lors de la synthèse de haut niveau., , und . Technique et Science Informatiques, 27 (9-10): 1129-1154 (2008)Synthèse portable pour micro-architectures à grain fin. Application aux turbo décodeurs et nanofabriques., , , , , , und . Technique et Science Informatiques, 25 (7): 893-920 (2006)High-Level Synthesis for Designing Multimode Architectures., , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 29 (11): 1736-1749 (2010)Bit-Width Optimizations for High-Level Synthesis of Digital Signal Processing Systems., , und . SiPS, Seite 280-285. IEEE, (2006)A 5500-frames/s 85-GOPS/W 3-D Stacked BSI Vision Chip Based on Parallel In-Focal-Plane Acquisition and Processing., , , , , , , , , und 2 andere Autor(en). J. Solid-State Circuits, 54 (4): 1096-1105 (2019)