Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Innovative practices session 11C: Advanced scan methodologies [3 presentations]., und . VTS, Seite 1. IEEE Computer Society, (2015)EDT Bandwidth Management in SoC Designs., , , , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 31 (12): 1894-1907 (2012)High Volume Diagnosis in Memory BIST Based on Compressed Failure Data., , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 29 (3): 441-453 (2010)Logic BIST With Capture-Per-Clock Hybrid Test Points., , , , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 38 (6): 1028-1041 (2019)Hardware Protection via Logic Locking Test Points., , , , , und . IEEE Trans. on CAD of Integrated Circuits and Systems, 37 (12): 3020-3030 (2018)Embedded Deterministic Test for Low-Cost Manufacturing., , , , , und . IEEE Design & Test of Computers, 20 (5): 58-66 (2003)Reduced ATE Interface for High Test Data Compression., , , , und . European Test Symposium, Seite 99-104. IEEE Computer Society, (2011)New test compression scheme based on low power BIST., , , , und . ETS, Seite 1-6. IEEE Computer Society, (2013)Versatile BIST: an integrated approach to on-line/off-line BIST., und . ITC, Seite 910-917. IEEE Computer Society, (1998)Chasing subtle embedded RAM defects for nanometer technologies., , , und . ITC, Seite 9. IEEE Computer Society, (2005)