Autor der Publikation

Energy Optimization for Multi-level Cell STT-MRAM Using State Remapping.

, , , , und . HPCC/SmartCity/DSS, Seite 546-553. IEEE Computer Society, (2016)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Joint Profit and Process Variation Aware High Level Synthesis With Speed Binning., , und . IEEE Trans. VLSI Syst., 23 (9): 1640-1650 (2015)Compiler-Assisted STT-RAM-Based Hybrid Cache for Energy Efficient Embedded Systems., , , , , und . IEEE Trans. VLSI Syst., 22 (8): 1829-1840 (2014)Software assisted non-volatile register reduction for energy harvesting based cyber-physical system., , , , , und . DATE, Seite 567-572. ACM, (2015)Leveling to the last mile: Near-zero-cost bit level wear leveling for PCM-based main memory., , , und . ICCD, Seite 16-21. IEEE Computer Society, (2014)Branch Prediction directed Dynamic instruction Cache Locking for embedded systems., , , und . RTCSA, Seite 209-216. IEEE Computer Society, (2013)Set variation-aware shared LLC management for CPU-GPU heterogeneous architecture., , , , , und . DATE, Seite 79-84. IEEE, (2018)Fixing the broken time machine: consistency-aware checkpointing for energy harvesting powered non-volatile processor., , , , , und . DAC, Seite 184:1-184:6. ACM, (2015)SLC-enabled Wear Leveling for MLC PCM Considering Process Variation., , , und . DAC, Seite 36:1-36:6. ACM, (2014)Shared Last-Level Cache Management and Memory Scheduling for GPGPUs with Hybrid Main Memory., , , , , und . ACM Trans. Embed. Comput. Syst., 17 (4): 77:1-77:25 (2018)Data re-allocation enabled cache locking for embedded systems., , , und . VLSI-SoC, Seite 130-133. IEEE, (2013)