Autor der Publikation

Experiences Teaching Functional Verification Techniques with Practical Designs.

, , , , und . MSE, Seite 93-94. IEEE Computer Society, (2007)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Feature-Oriented Refactoring Proposal for Transaction Level Models in SoCLib., , , , und . FDL, Seite 22-27. ECSI, Electronic Chips & Systems design Initiative, (2010)2D Decomposition Sequential Equivalence Checking of System Level and RTL Descriptions., , , und . ISQED, Seite 637-642. IEEE Computer Society, (2008)Design and Implementation of a Parallel Verilog Simulator: PVSim., , und . VLSI Design, Seite 329-334. IEEE Computer Society, (2004)Applying Constraint Logic Programming to Predicate Abstraction of RTL Verilog Descriptions., , , und . MICAI, Volume 3789 von Lecture Notes in Computer Science, Seite 175-184. Springer, (2005)An Approximate Soft Error Reliability Sorting Approach Based on State Analysis of Sequential Circuits., , und . DFT, Seite 209-217. IEEE Computer Society, (2010)Explicit Model Checking Based on Integer Pointer and Fibonacci Hash., , , und . ICYCS, Seite 844-849. IEEE Computer Society, (2008)Equivalence Checking between SLM and TLM Using Coverage Directed Simulation., , und . CAD/Graphics, Seite 101-106. IEEE, (2013)Efficient translation validation of high-level synthesis., , , und . ISQED, Seite 516-523. IEEE, (2013)Application specified soft error failure rate analysis using sequential equivalence checking techniques., , , und . ASP-DAC, Seite 608-613. IEEE, (2013)An Automatic Circuit Extractor for RTL Verification., , und . Asian Test Symposium, Seite 154-160. IEEE Computer Society, (2003)